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    VERFAHREN UND VORRICHTUNGEN ZUM KACHELFÖRMIGEN DURCHLAUFEN EINES TENSORS FÜR FALTUNGSOPERATIONEN
    12.
    发明专利
    VERFAHREN UND VORRICHTUNGEN ZUM KACHELFÖRMIGEN DURCHLAUFEN EINES TENSORS FÜR FALTUNGSOPERATIONEN 未知

    公开(公告)号：DE102020118004A1

    公开(公告)日：2021-02-18

    申请号：DE102020118004

    申请日：2020-07-08

    Applicant: INTEL CORP

    Inventor： FAIS YANIV ,  MAOR MOSHE

    IPC: G06F17/10

    Abstract: Eine beispielhafte Vorrichtung zum Durchführen einer Faltung an einem Eingabetensor enthält einen Parametergenerator, um: einen horizontalen Hardwareausführungsparameter für eine horizontale Dimension des Eingabetensors auf Grundlage eines Kernelparameters und eines Schichtparameters zu generieren; und einen vertikalen Hardwareausführungsparameter für eine vertikale Dimension des Eingabetensors auf Grundlage des Kernelparameters und des Schichtparameters zu generieren; eine Beschleunigerschnittstelle, um eine Hardwarebeschleunigerverschaltung auf Grundlage des horizontalen und des vertikalen Hardwareausführungsparameters zu konfigurieren; eine horizontale Iteratorsteuerung, um zu ermitteln, wann die Hardwarebeschleunigerverschaltung die erste horizontale Iteration der Faltung abschließt; und eine vertikale Iteratorsteuerung, um zu ermitteln, wann die Hardwarebeschleunigerverschaltung die erste vertikale Iteration der Faltung abschließt.

    Management engine secured input
    15.
    发明专利
    Management engine secured input 未知

    公开(公告)号：GB2468985A

    公开(公告)日：2010-09-29

    申请号：GB201010826

    申请日：2008-11-26

    Applicant: INTEL CORP

    Inventor： MAOR MOSHE

    IPC: G06F21/00

    Abstract: In some embodiments a controller controls an input device, receives input information from the input device, excludes a host processor from controlling the input device, and secures the input information received from the input device so that the input information is not received by the host processor or by any software running on the host processor. Other embodiments are described and claimed.

    METHOD AND APPARATUS FOR MEMORY ENCRYPTION WITH INTEGRITY CHECK AND PROTECTION AGAINST REPLAY ATTACKS
    16.
    发明公开
    METHOD AND APPARATUS FOR MEMORY ENCRYPTION WITH INTEGRITY CHECK AND PROTECTION AGAINST REPLAY ATTACKS 有权
    方法和设备用于加密一个程序完整性测试和保护免受攻击PLAY

    公开(公告)号：EP2726991A4

    公开(公告)日：2015-04-08

    申请号：EP11868426

    申请日：2011-06-29

    Applicant: INTEL CORP

    Inventor： GUERON SHAY ,  SAVAGAONKAR UDAY ,  MCKEEN FRANCIS X ,  ROZAS CARLOS V ,  DURHAM DAVID M ,  DOWECK JACOB ,  MULLA OFIR ,  ANATI ITTAI ,  GREENFIELD ZVIKA ,  MAOR MOSHE

    IPC: G06F12/14 ,  G06F21/00 ,  G06F21/72

    CPC classification number: G06F21/72 ,  G06F12/1408 ,  G06F21/00 ,  G06F21/64 ,  H04L9/0637 ,  H04L9/3242

    Abstract: A method and apparatus to provide cryptographic integrity checks and replay protection to protect against hardware attacks on system memory is provided. A mode of operation for block ciphers enhances the standard XTS-AES mode of operation to perform memory encryption by extending a tweak to include a “time stamp” indicator. A tree-based replay protection scheme uses standard XTS-AES to encrypt contents of a cache line in the system memory. A Message-Authentication Code (MAC) for the cache line is encrypted using enhanced XTS-AES and a “time stamp” indicator associated with the cache line. The “time stamp indicator” is stored in a processor.

    Abstract translation: 一种方法和装置，以提供加密的完整性检查和重放保护，以防止硬件攻击上提供系统内存。 操作的块密码A模式增强操作的标准XTS-AES模式通过扩展一个调整为包括“时间戳”指示器来执行存储器加密。 基于树的重放保护方案采用标准的XTS-AES加密系统内存的缓存行的内容。 用于高速缓存线A的消息认证码（MAC）是使用增强XTS-AES和与高速缓存行关联的“时间戳”指示器加密。 的“时间戳指示符”被存储在处理器中。

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