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    TECHNIQUES FOR FILTERING ATTEMPTS TO ACCESS COMPONENT CORE LOGIC
    2.
    发明申请
    TECHNIQUES FOR FILTERING ATTEMPTS TO ACCESS COMPONENT CORE LOGIC 审中-公开
    用于过滤访问组件核心逻辑的技术

    公开(公告)号：WO2006066277A3

    公开(公告)日：2006-10-19

    申请号：PCT/US2005046573

    申请日：2005-12-15

    Applicant: INTEL CORP ,  MAOR MOSHE

    Inventor： MAOR MOSHE

    IPC: G06F21/02 ,  G06F21/00 ,  G06F21/04 ,  H04L29/06

    CPC classification number: H04L41/0813 ,  G06F21/57 ,  G06F21/74 ,  G06F21/82 ,  G06F21/85 ,  G06F2221/2101 ,  G06F2221/2105

    Abstract: Techniques to limit accesses to hardware component devices by external devices or external software programs. A filter device may be used to filter requests to access core logic of a hardware component device based on access rules. Access rules can limit access to the core logic based on phases of the hardware component device, the requested operation of the core logic, or the target area in the core logic.

    Abstract translation: 通过外部设备或外部软件程序限制对硬件组件设备的访问的技术。 过滤设备可以用于基于访问规则来过滤对硬件组件设备的核心逻辑的访问请求。 访问规则可以基于硬件组件设备的相位，核心逻辑的请求操作或核心逻辑中的目标区域来限制对核心逻辑的访问。

    A TWEAKABLE ENCRYPION MODE FOR MEMORY ENCRYPTION WITH PROTECTION AGAINST REPLAY ATTACKS
    3.
    发明申请
    A TWEAKABLE ENCRYPION MODE FOR MEMORY ENCRYPTION WITH PROTECTION AGAINST REPLAY ATTACKS 审中-公开
    内存加密与防止重击攻击的双重加密模式

    公开(公告)号：WO2012040679A3

    公开(公告)日：2012-07-19

    申请号：PCT/US2011053170

    申请日：2011-09-24

    Applicant: INTEL CORP ,  GUERON SHAY ,  GERZON GIDEON ,  ANATI ITTAI ,  DOWECK JACOB ,  MAOR MOSHE

    Inventor： GUERON SHAY ,  GERZON GIDEON ,  ANATI ITTAI ,  DOWECK JACOB ,  MAOR MOSHE

    IPC: G06F21/20 ,  G06F12/14

    CPC classification number: G06F12/1408 ,  G06F21/52 ,  G06F21/64

    Abstract: A method and apparatus for protecting against hardware attacks on system memory is provided. A mode of operation for block ciphers enhances the standard XTS-AES mode of operation to perform memory encryption by extending a tweak to include a "time stamp" indicator. An incrementing mechanism using the "time stamp" indicator generates a tweak which separates different contexts over different times such that the effect of "Type 2 replay attacks" is mitigated.

    Abstract translation: 提供了一种用于防止对系统存储器的硬件​​攻击的方法和装置。 分组密码的操作模式增强了标准的XTS-AES操作模式，通过扩展调整以包括“时间戳”指示符来执行存储器加密。 使用“时间戳”指示符的递增机制产生了在不同时间分离不同上下文的调整，使得“类型2重放攻击”的效果得到缓解。

    VERFAHREN UND VORRICHTUNG FÜR MEHRERE ASYNCHRONE KONSUMENTEN
    5.
    发明专利
    VERFAHREN UND VORRICHTUNG FÜR MEHRERE ASYNCHRONE KONSUMENTEN 未知

    公开(公告)号：DE102020119518A1

    公开(公告)日：2021-02-18

    申请号：DE102020119518

    申请日：2020-07-23

    Applicant: INTEL CORP

    Inventor： ROSNER RONI ,  MAOR MOSHE ,  BEHAR MICHAEL ,  GABBAI RONEN ,  WALTER ZIGI ,  AGAM OREN

    IPC: G06F9/52

    Abstract: Eine Vorrichtung umfasst einen Kommunikationsprozessor zum Empfangen von Konfigurationsinformationen von einem produzierenden Rechenbaustein; einen Credit-Generator zum Generieren einer Anzahl von Credits für den produzierenden Rechenbaustein, der den Konfigurationsinformationen entspricht, wobei die Konfigurationsinformationen Eigenschaften eines Puffers einschließen; einen Quellenidentifikator zum Analysieren eines zurückgegebenen Credits, um zu bestimmen, ob der zurückgegebene Credit von dem produzierenden Rechenbaustein oder einem konsumierenden Rechenbaustein stammt; und einen Duplikator zum Multiplizieren des zurückgegebenen Credits mit einem ersten Faktor, wenn der zurückgegebene Credit vom produzierenden Rechenbaustein stammt, wobei der erste Faktor indikativ für eine Anzahl von konsumierenden Rechenbausteinen ist, die in den Konfigurationsinformationen identifiziert sind.

    Personal guard
    6.
    发明专利
    Personal guard 未知

    公开(公告)号：GB2468454A

    公开(公告)日：2010-09-08

    申请号：GB201010827

    申请日：2008-12-01

    Applicant: INTEL CORP

    Inventor： MAOR MOSHE

    IPC: G06F21/00 ,  H04L29/06

    Abstract: In some embodiments data input to an input device is encrypted before it is received by any software. Other embodiments are described and claimed.

    "> VERFAHREN UND EINRICHTUNGEN ZUM ERMÖGLICHEN EINER
    7.
    发明专利
    VERFAHREN UND EINRICHTUNGEN ZUM ERMÖGLICHEN EINER "OUT-OF-ORDER"-PIPELINE-AUSFÜHRUNG DER STATISCHEN ABBILDUNG EINER ARBEITSLAST 未知

    公开(公告)号：DE102020119519A1

    公开(公告)日：2021-02-18

    申请号：DE102020119519

    申请日：2020-07-23

    Applicant: INTEL CORP

    Inventor： BEHAR MICHAEL ,  ROSNER RONI ,  MAOR MOSHE ,  GABBAI RONEN ,  WALTER ZIGI ,  AGAM OREN

    IPC: G06F9/50

    Abstract: Es werden Verfahren, Einrichtungen, Systeme und Herstellungsgegenstände offenbart, die eine „Out-of-Order“-Pipeline-Ausführung der statischen Abbildung einer Arbeitslast auf einen oder mehrere Berechnungsbausteine eines Beschleunigers ermöglichen. Eine Beispieleinrichtung enthält eine Schnittstelle zum Laden einer ersten Anzahl von Credits in den Speicher; eine Vergleichseinheit zum Vergleichen der ersten Anzahl von Credits mit einer Schwellenwertanzahl von Credits, die der Speicherverfügbarkeit in einem Puffer zugeordnet ist; und einen Dispatcher, um dann, wenn die erste Anzahl von Credits die Schwellenwertanzahl von Credits erfüllt, einen Arbeitslastknoten der Arbeitslast, der in einem ersten des einen oder der mehreren Berechnungsbausteine auszuführen ist, auszuwählen.

    VERFAHREN UND EINRICHTUNGEN ZUM IMPLEMENTIEREN EFFIZIENTER KOMMUNIKATIONEN ZWISCHEN KOMPONENTEN VON RECHENSYSTEMEN
    8.
    发明专利
    VERFAHREN UND EINRICHTUNGEN ZUM IMPLEMENTIEREN EFFIZIENTER KOMMUNIKATIONEN ZWISCHEN KOMPONENTEN VON RECHENSYSTEMEN 未知

    公开(公告)号：DE102020117981A1

    公开(公告)日：2021-02-18

    申请号：DE102020117981

    申请日：2020-07-08

    Applicant: INTEL CORP

    Inventor： MAOR MOSHE ,  FAIS YANIV

    IPC: G06F9/30

    Abstract: Es sind Verfahren und Einrichtungen zum Implementieren effizienter Kommunikationen zwischen Komponenten von Rechensystemen offenbart. Eine beispielhafte Einrichtung beinhaltet einen Nachrichtengenerator zum Hinzufügen eines ersten Werts, der mit einem ersten Feld einer Nachricht assoziiert ist, zu einem Schieberegister basierend auf einer ersten Push-Operation, wobei die Nachricht mehrere Felder beinhaltet, wobei mindestens zwei der Felder unterschiedliche Bitbreiten aufweisen; und zum Hinzufügen eines zweiten Werts, der mit einem zweiten Feld der Nachricht assoziiert ist, zu dem Schieberegister basierend auf einer zweiten Push-Operation, wobei der zweite Wert benachbart zu dem ersten Wert im Schieberegister gemäß einer Struktur der Nachricht liegen soll. Die beispielhafte Einrichtung beinhaltet ferner eine Kommunikationsschnittstelle zum Übertragen von im Schieberegister gespeicherten Inhalt über einen Bus mit einer Breite entsprechend einer Breite des Schieberegisters zu einer Hardwarevorrichtung, wobei der Inhalt die Nachricht beinhaltet.

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