公开(公告)号：FR3007577B1

公开(公告)日：2015-08-07

申请号：FR1355796

申请日：2013-06-19

Applicant: COMMISSARIAT ENERGIE ATOMIQUE ,  ST MICROELECTRONICS CROLLES 2 SAS

Inventor： WEBER OLIVIER ,  PLANES NICOLAS ,  RANICA ROSSELLA

IPC: H01L27/088

Abstract: L'invention concerne un circuit intégré comprenant : -un substrat (440) semi-conducteur ; -des première et deuxième cellules, comportant chacune: • des premier (ns) et second (ps) transistors de type nMOS et pMOS incluant des premier et second empilements de grille incluant un métal de grille ; • des premier (410s) et second (420s) plans de masse sous les premier et second transistors ; -une couche d'oxyde (430) s'étendant entre les transistors et les plans de masse; -lesdits métaux de grille des nMOS et d'un pMOS présentant un premier travail de sortie, ledit métal de grille de l'autre pMOS présentant un deuxième travail de sortie supérieur au premier travail de sortie, avec une différence entre travaux de sortie comprise entre 55 et 85meV et le premier travail de sortie Wf1 vérifiant la relation Wfmg -0.04 -0.005*Xge

公开(公告)号：FR3003690A1

公开(公告)日：2014-09-26

申请号：FR1352578

申请日：2013-03-22

Applicant: COMMISSARIAT ENERGIE ATOMIQUE ,  ST MICROELECTRONICS SA ,  ST MICROELECTRONICS CROLLES 2

Inventor： THOMAS OLIVIER ,  HAOND MICHEL ,  NOEL JEAN-PHILIPPE ,  TURGIS DAVID ,  WEBER OLIVIER

IPC: H01L27/11 ,  H01L21/8244

Abstract: L'invention concerne un circuit intégré (1) comprenant : -une matrice (12) de cellules de mémoire vive à transistors de type FDSOI ; -un ensemble de circuits logiques (11) à transistors de type FDSOI ; -un substrat (91) à premier type de dopage ; -des plans de masse (34, 35, 36, 37, 39) ; -un premier caisson (96) à deuxième type de dopage, séparant le substrat et les plans de masse (36, 37, 39) disposés sous ladite matrice; -un deuxième caisson (94) à troisième type de dopage, séparant le substrat et les plans de masse (34, 35) disposés les circuits logiques ; -une première tranchée d'isolation (24) séparant ladite matrice dudit ensemble et s'étendant jusque dans le premier caisson (96) ; -une deuxième tranchée d'isolation (73), le plan de masse (36) disposé sous un transistor comportant une jonction de polarisation s'étendant sous la deuxième tranchée.