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    FORMING METHOD OF MASK ON INTEGRATED ELECTRONIC CIRCUIT
    1.
    发明专利
    FORMING METHOD OF MASK ON INTEGRATED ELECTRONIC CIRCUIT 审中-公开

    公开(公告)号：JP2006344979A

    公开(公告)日：2006-12-21

    申请号：JP2006160600

    申请日：2006-06-09

    Applicant: ST MICROELECTRONICS CROLLES 2

    Inventor： BUSTOS JESSY ,  THONY PHILIPPE ,  CORONEL PHILIPPE

    IPC: H01L21/027 ,  G03F7/20 ,  H01L21/3205 ,  H01L21/336 ,  H01L29/786

    Abstract: PROBLEM TO BE SOLVED: To easily form a circuit member at an upper position of a cavity buried in a substrate, on the substrate of an integrated electronic circuit. SOLUTION: The upper part of the cavity C formed in the substrate 100 of the integrated electronic circuit is closed, and a hollow E is formed. The hollow E is buried by a material 10 selected so that reflection of a lithography radiation F1 may be weakened. If the radiation is irradiated after a resist layer 3 is laminated on the circuit, a portion positioned at the upper part of the hollow E of the resist layer 3 is exposed to a dosage which is lower than a threshold of development of a resist only by primary flux F1. A portion outside the hollow of the resist layer 3 is exposed to the higher dosage than the threshold, by the primary flux F1 and secondary flux F2 reflected from a surface of the substrate 100. When the resist layer 3 is developed, a mask M2 is obtained only at the upper part of the cavity C. COPYRIGHT: (C)2007,JPO&INPIT

    減低一層之脫層之方法 METHOD OF MINIMIZING DELAMINATION OF A LAYER
    3.
    发明专利
    減低一層之脫層之方法 METHOD OF MINIMIZING DELAMINATION OF A LAYER 审中-公开
    减低一层之脱层之方法 METHOD OF MINIMIZING DELAMINATION OF A LAYER

    公开(公告)号：TW200802574A

    公开(公告)日：2008-01-01

    申请号：TW096109431

    申请日：2007-03-19

    Applicant: 飛思卡爾半導體公司 FREESCALE SEMICONDUCTOR, INC. ,  微電子克羅里2公司 ST MICROELECTRONICS (CROLLES 2) SAS

    Inventor： 凱文 庫柏 COOPER, KEVIN ,  瑟健 柯狄 KORDIC, SRDJAN ,  莫里斯 西沃爾 RIVOIRE, MAURICE

    IPC: H01L

    CPC classification number: H01L21/3105 ,  B24B9/065 ,  B24B37/042 ,  H01L21/304

    Abstract: 一種減低一層(14、16或18)脫層之方法,該方法包括:提供一半導體基板(12);在該半導體基板上形成一第一層(14),其中該第一層具有第一拐角(20)且該第一拐角具有一約90度之第一角;在該第一層上形成一第二層(16),其中該第二層具有一第二拐角(20)且該第二拐角具有一約90度之第二角;及修整該第一及第二拐角以形成該第一層之第一傾斜邊緣(50、60或70)及該第二層之第二傾斜邊緣(50、60或70),其中該第一傾斜邊緣與該第二傾斜邊緣彼此連續,且該第一傾斜邊緣相對於該半導體基板形成一第三角,其中該第三角小於30度。

    Abstract in simplified Chinese: 一种减低一层(14、16或18)脱层之方法,该方法包括:提供一半导体基板(12);在该半导体基板上形成一第一层(14),其中该第一层具有第一拐角(20)且该第一拐角具有一约90度之第一角;在该第一层上形成一第二层(16),其中该第二层具有一第二拐角(20)且该第二拐角具有一约90度之第二角;及修整该第一及第二拐角以形成该第一层之第一倾斜边缘(50、60或70)及该第二层之第二倾斜边缘(50、60或70),其中该第一倾斜边缘与该第二倾斜边缘彼此连续,且该第一倾斜边缘相对于该半导体基板形成一第三角,其中该第三角小于30度。

    QUANTUM-DOT DEVICE AND POSITION-CONTROLLED QUANTUM-DOT-FABRICATION METHOD
    5.
    发明申请
    QUANTUM-DOT DEVICE AND POSITION-CONTROLLED QUANTUM-DOT-FABRICATION METHOD 审中-公开
    量子装置和位置控制量子制造方法

    公开(公告)号：WO2009112510A1

    公开(公告)日：2009-09-17

    申请号：PCT/EP2009/052840

    申请日：2009-03-11

    Applicant: NXP B.V. ,  ST MICROELECTRONICS (CROLLES 2) SAS ,  BIDAL, Gregory ,  BOEUF, Frederic ,  LOUBET, Nicolas

    Inventor： BIDAL, Gregory ,  BOEUF, Frederic ,  LOUBET, Nicolas

    IPC: H01L29/06

    CPC classification number: H01L29/127 ,  B82Y10/00 ,  H01L29/66439 ,  H01L29/7613

    Abstract: The present invention relates to a method for position-controlled fabrication of a semiconductor quantum dot, the method comprising: providing a substrate (102) of a substrate material; depositing a sacrificial layer (108) of a sacrificial material; depositing an active layer (110) of a semiconductive active material on the sacrificial layer, wherein the substrate, sacrificial and active materials are chosen such that the sacrificial layer is selectively removable with respect to the substrate and the active layer, depositing and patterning a mask layer on the active layer so as to define desired quantum-dot positions in lateral directions, fabricating a lateral access to the sacrificial layer in regions underneath the patterned mask layer; selectively removing, with respect to the substrate and the active layer, the sacrificial layer from underneath the active layer at least under the patterned mask layer; and etching the active layer under the patterned mask layer from underneath the active layer so as to assume a desired quantum-dot shape.

    Abstract translation: 本发明涉及半导体量子点的位置控制制造方法，该方法包括：提供衬底材料的衬底（102）; 沉积牺牲材料的牺牲层（108）; 在所述牺牲层上沉积半导体活性材料的有源层（110），其中所述衬底，牺牲层和活性材料被选择为使得所述牺牲层相对于所述衬底和所述有源层选择性地可移除，沉积和图案化掩模 层，以便在横向方向上限定期望的量子点位置，在图案化掩模层下面的区域中制造对牺牲层的横向访问; 至少在所述图案化掩模层下方，相对于所述衬底和所述有源层选择性地从所述有源层下方去除所述牺牲层; 并且在有源层下方蚀刻图案化掩模层下面的有源层，以便呈现期望的量子点形状。

    METHOD FOR MANUFACTURING A SEMICONDUCTOR DEVICE AND SEMICONDUCTOR DEVICE OBTAINABLE WITH SUCH A METHOD
    6.
    发明申请
    METHOD FOR MANUFACTURING A SEMICONDUCTOR DEVICE AND SEMICONDUCTOR DEVICE OBTAINABLE WITH SUCH A METHOD 审中-公开
    用于制造可采用这种方法的半导体器件和半导体器件的方法

    公开(公告)号：WO2009047588A1

    公开(公告)日：2009-04-16

    申请号：PCT/IB2007/055367

    申请日：2007-10-09

    Applicant: FREESCALE SEMICONDUCTOR, INC. ,  ST MICROELECTRONICS (Crolles 2) SAS ,  LAGHA, Anissa ,  FOX, Robert ,  BROUSSOUS, Lucile ,  LEVY, Didier

    Inventor： LAGHA, Anissa ,  FOX, Robert ,  BROUSSOUS, Lucile ,  LEVY, Didier

    IPC: H01L21/768 ,  H01L21/02

    CPC classification number: H01L21/02063 ,  H01L21/76811

    Abstract: A method for manufacturing a semiconductor device includes providing a patterned hard- mask layer (41). The hard-mask layer (41) is provided on an exposed surface (16) of one or more layers to be patterned of a semiconductor intermediate product (1). The hard-mask layer (41) covers the exposed surface (16) in covered areas (46) of the one or more layers to be patterned and does not cover the exposed surface (16) in bared areas (47) of the one or more layers to be patterned. One or more recesses (17,48,50) are formed in the layers to be patterned by at least partially removing the layers to be patterned in the bared areas (47). The hard-mask layer (41) is ten removed. After removing the hard-mask layer (41) the recess (17,48,50) is filled with a filling material (31,32).

    Abstract translation: 一种制造半导体器件的方法包括提供图案化的硬掩模层（41）。 硬掩模层（41）设置在待图形化的半导体中间产品（1）的一层或多层的暴露表面（16）上。 硬掩模层（41）覆盖待图案化的一个或多个层的覆盖区域（46）中的暴露表面（16），并且不覆盖暴露表面（16）在裸露区域（47）中的暴露表面（16） 更多层被图案化。 通过至少部分地去除在裸露区域（47）中待图案化的层，在待图案化的层中形成一个或多个凹槽（17,48,50）。 去除硬掩模层（41）。 在去除硬掩模层（41）之后，凹部（17,48,50）填充有填充材料（31,32）。

    TEST STRUCTURE FOR DETECTION OF DEFECT DEVICES WITH LOWERED RESISTANCE
    7.
    发明申请
    TEST STRUCTURE FOR DETECTION OF DEFECT DEVICES WITH LOWERED RESISTANCE 审中-公开
    用于检测低电阻缺陷器件的测试结构

    公开(公告)号：WO2008052940A3

    公开(公告)日：2008-07-03

    申请号：PCT/EP2007061537

    申请日：2007-10-26

    Applicant: KONINKL PHILIPS ELECTRONICS NV ,  ST MICROELECTRONICS CROLLES 2 ,  DE VRIES DIRK KENNETH ,  GONELLA ROBERTO MAURIZIO

    Inventor： DE VRIES DIRK KENNETH ,  GONELLA ROBERTO MAURIZIO

    IPC: H01L23/544

    CPC classification number: G01R31/2884 ,  G01R31/2831 ,  H01L22/34 ,  H01L2924/3011

    Abstract: The present invention relates to a test structure that comprises at least two devices under test DUT, which respectively have a first electrical device resistance in a non- defect state and a second electrical device resistance in defect state, the first being higher than the second electrical device resistance. In the test structure the DUTs are connected in parallel to a first test contact pad via a first conducting line and connected in parallel to a second test contact pad via a second conducting line, and respectively connected to the first conducting line via respective first test resistors, which have known respective electrical test resistances, such that a total electrical resistance between the first an second test contact pads is indicative of the number of DUTs, which have the second electrical device resistance. The test structure allows testing a larger number of DUTs in parallel in a single measurement.

    Abstract translation: 本发明涉及一种测试结构，其包括至少两个被测器件DUT，其分别具有处于非缺陷状态的第一电器件电阻和处于缺陷状态的第二电器件电阻，所述第一电器件电阻高于第二电器 器件电阻。 在测试结构中，DUT经由第一导线与第一测试接触焊盘并联连接并且经由第二导线与第二测试接触焊盘并联连接，并且经由第一测试电阻器分别连接到第一导线 ，其具有各自的电测试电阻，使得第一和第二测试接触垫之间的总电阻指示具有第二电装置电阻的DUT的数量。 测试结构允许在单次测量中并行测试大量DUT。

    INTEGRATION OF SELF-ALIGNED TRENCHES IN-BETWEEN METAL LINES
    8.
    发明申请
    INTEGRATION OF SELF-ALIGNED TRENCHES IN-BETWEEN METAL LINES 审中-公开
    在金属线之间的自对准铁素体的整合

    公开(公告)号：WO2007083237A8

    公开(公告)日：2007-12-27

    申请号：PCT/IB2007000162

    申请日：2007-01-11

    Applicant: ST MICROELECTRONICS CROLLES 2 ,  KONINKL PHILIPS ELECTRONICS NV ,  TORRES JOAQUIN ,  GOSSET LAURENT-GEORGES

    Inventor： TORRES JOAQUIN ,  GOSSET LAURENT-GEORGES

    IPC: H01L21/768

    CPC classification number: H01L21/7682 ,  H01L21/76885 ,  H01L23/5222 ,  H01L23/53238 ,  H01L2924/0002 ,  H01L2924/00

    Abstract: The present invention provides an improved method of forming air cavities to overcome IC via-misalignment issues. The method of forming air cavity trenches in-between metal lines of an integrated circuit includes the steps of partially removing (42) an intertrack dielectric deposited on an interconnect structure surface to control the height between the top surface of a metal line of the interconnect surface and the surface of the intertrack dielectric; depositing (44) a dielectric liner on the interconnect surface; removing (46) at least part of the dielectric liner on the interconnect surface; successively repeating (48) the deposition of the dielectric liner and the removal of the dielectric liner on the interconnect surface in so far as the interconnect surface is sufficiently protected by a remaining dielectric liner for forming of the plurality of air cavity trenches; and forming (50) at least one air cavity trench in-between the metal lines by etching the intertrack dielectric material.

    Abstract translation: 本发明提供了一种形成空气腔以改善IC通过失准问题的改进方法。 在集成电路的金属线之间形成空气腔沟槽的方法包括以下步骤：部分去除（42）沉积在互连结构表面上的介质电介质，以控制互连表面的金属线的顶表面之间的高度 和交织电介质的表面; 在所述互连表面上沉积（44）电介质衬垫; 在所述互连表面上移除（46）所述电介质衬垫的至少一部分; 在互连表面被用于形成多个空气腔沟槽的剩余电介质衬垫充分保护的范围内连续地重复（48）电介质衬垫的沉积和电介质衬垫在互连表面上的移除; 以及通过蚀刻所述轨道间介电材料，在所述金属线之间形成（50）至少一个气腔沟槽。

    在互補式金氧半導體技術共整合多閘極場效電晶體和其他場效電晶體元件 CO-INTEGRATION OF MULTI-GATE FET WITH OTHER FET DEVICES IN CMOS TECHNOLOGY
    10.
    发明专利
    在互補式金氧半導體技術共整合多閘極場效電晶體和其他場效電晶體元件 CO-INTEGRATION OF MULTI-GATE FET WITH OTHER FET DEVICES IN CMOS TECHNOLOGY 审中-公开
    在互补式金属氧化物半导体技术共集成多闸极场效应管和其他场效应管组件 CO-INTEGRATION OF MULTI-GATE FET WITH OTHER FET DEVICES IN CMOS TECHNOLOGY

    公开(公告)号：TW200807629A

    公开(公告)日：2008-02-01

    申请号：TW096112155

    申请日：2007-04-04

    Applicant: 皇家飛利浦電子股份有限公司 KONINKLIJKE PHILIPS ELECTRONICS N.V. ,  微電子克羅里2公司 ST MICROELECTRONICS (CROLLES 2) SAS

    Inventor： 阿諾德 鮑德貝斯克 POUYDEBASQUE, ARNAUD ,  羅賓 塞魯提 CERUTTI, ROBIN

    IPC: H01L

    CPC classification number: H01L27/1211 ,  H01L21/845 ,  H01L29/045 ,  H01L29/42392 ,  H01L29/66787 ,  H01L29/785

    Abstract: 本發明係關於一種在具有一定向矽表面的一SOI基板上之互補式金氧半導體(CMOS)電路元件,其在一第一基板區上包括一場效電晶體,該場效電晶體具有一第一導電類型的一場效電晶體通道區,而且在一第二基板區上包括一FinFET,該FinFET具有與該第一導電類型相反之一第二導電類型的一FinFET通道區。本發明亦關於一種用以製造此一互補式金氧半導體(CMOS)電路元件之方法。在一中間步驟中,該多閘極平面場效電晶體之製造包括:形成具有一場效電晶體材料層及一犧牲材料層之一交替順序的一場效電晶體通道堆疊,而且含有主場效電晶體通道面,該等主場效電晶體通道面具有與該定向矽表面相同之定向。根據本發明,達成多閘極場效電晶體元件的一共整合,以確保NMOS及PMOS場效電晶體兩者之高載子移動率。

    Abstract in simplified Chinese: 本发明系关于一种在具有一定向硅表面的一SOI基板上之互补式金属氧化物半导体(CMOS)电路组件,其在一第一基板区上包括一场效应管,该场效应管具有一第一导电类型的一场效应管信道区,而且在一第二基板区上包括一FinFET,该FinFET具有与该第一导电类型相反之一第二导电类型的一FinFET信道区。本发明亦关于一种用以制造此一互补式金属氧化物半导体(CMOS)电路组件之方法。在一中间步骤中,该多闸极平面场效应管之制造包括:形成具有一场效应管材料层及一牺牲材料层之一交替顺序的一场效应管信道堆栈,而且含有主场效应管信道面,该等主场效应管信道面具有与该定向硅表面相同之定向。根据本发明,达成多闸极场效应管组件的一共集成,以确保NMOS及PMOS场效应管两者之高载子移动率。

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