公开(公告)号：FR3106692A1

公开(公告)日：2021-07-30

申请号：FR2000761

申请日：2020-01-27

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： TAILLIET FRANÇOIS ,  BATTISTA MARC

IPC: G11C14/00 ,  G11C11/40

Abstract: Le circuit intégré comprend un dispositif de mémoire (NVSR) comportant au moins un point mémoire (BTCL) possédant une cellule mémoire volatile (FF) et une seule cellule mémoire non-volatile (EE) couplées ensemble à un nœud commun (NC). Figure pour l’abrégé : Fig 1

公开(公告)号：DE102021101752A1

公开(公告)日：2021-07-29

申请号：DE102021101752

申请日：2021-01-27

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： TAILLIET FRANÇOIS ,  BATTISTA MARC

IPC: G11C11/41

Abstract: Die integrierte Schaltung umfasst eine Speichervorrichtung (NVSR), die mindestens einen Speicherpunkt (BTCL) umfasst, der eine flüchtige Speicherzelle (FF) und eine einzelne nichtflüchtige Speicherzelle (EE) besitzt, die gemeinsam an einen gemeinsamen Knoten (NC) gekoppelt sind.

公开(公告)号：FR3096516B1

公开(公告)日：2021-06-04

申请号：FR1905367

申请日：2019-05-22

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： TAILLIET FRANÇOIS

IPC: H01R25/16 ,  H01L21/768 ,  H01L23/60

Abstract: Le circuit intégré comporte un premier rail d’alimentation comprenant un arbre d'alimentation (VDDTR) configuré pour distribuer une tension d’alimentation dans des éléments actifs du circuit (CI), et un dispositif de protection contre les décharges électrostatiques (ESD) comprenant un deuxième rail d’alimentation (VDDBUS) configuré pour écouler un courant de décharge électrostatique (IESDbus) entre une broche d’alimentation (VDD) et une broche de masse (GND), le deuxième rail d’alimentation (VDDBUS) n’étant connecté à aucun élément actif du circuit (CI). Figure de l’abrégé : figure 1

公开(公告)号：FR3094829A1

公开(公告)日：2020-10-09

申请号：FR1903667

申请日：2019-04-05

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： TAILLIET FRANÇOIS ,  AMEZIANE EL HASSANI CHAMA

IPC: G11C16/06 ,  G11C7/22 ,  G11C16/32

Abstract: Le procédé d’écriture de mémoire non-volatile électriquement effaçable et programmable (NVM), comprend dans un cycle d’écriture (100) les étapes suivantes : - connecter fonctionnellement (20) un circuit de filtre (33) appartenant à une interface de communication (80) physiquement connectée sur un bus (BUS), avec un circuit oscillateur (31) ; - générer (31) par le circuit oscillateur un signal d’oscillations (Fosc) et réguler (35) le signal d’oscillation avec le circuit de filtre (33), de façon à générer (30) un signal d’horloge (CLK) pour cadencer (40) le cycle d’écriture. Figure pour l’abrégé : Fig 1