公开(公告)号：KR100443424B1

公开(公告)日：2004-08-09

申请号：KR1020020035113

申请日：2002-06-22

Applicant: 전자부품연구원

Inventor： 조경연 ,  최광호 ,  임기택

IPC: H04L12/851

Abstract: PURPOSE: A method for efficiently processing packets in a home gateway system is provided to consider priorities of the packets in a home gateway, and to consider situations of a device connected to a home network, thereby efficiently processing home network packets. CONSTITUTION: A system confirms whether LGIs(LAN Gateway Interfaces)/WGIs(WAN Gateway Interfaces) are ready to receive packets. If so, packets having higher priorities and standing by in a packet list of a home gateway are transmitted to the LGIs/WGIs. If the LGIs/WGIs are not ready to receive the packets, the priorities of the packets are reconfirmed to insert the packets into the packet list. The system inserts the packets inputted from the LGIs/WGIs into the nearest portion of packets having higher or the same priorities.

Abstract translation: 目的：提供一种在家庭网关系统中有效处理分组的方法，以考虑家庭网关中的分组的优先级，并考虑连接到家庭网络的设备的情况，从而有效地处理家庭网络分组。 构成：系统确认LGI（LAN网关接口）/ WGI（WAN网关接口）是否准备好接收数据包。 如果是这样，那么具有更高优先级并且在家庭网关的分组列表中待命的分组被发送到LGI / WGI。 如果LGIs / WGI没有准备好接收分组，则重新确认分组的优先级以将分组插入到分组列表中。 系统将从LGI / WGI输入的数据包插入到具有更高或相同优先级的数据包的最近部分。

公开(公告)号：KR1020040013968A

公开(公告)日：2004-02-14

申请号：KR1020020047120

申请日：2002-08-09

Applicant: 전자부품연구원

Inventor： 박부식 ,  최광호 ,  임기택 ,  위정욱 ,  서정욱

IPC: H04L12/28

Abstract: PURPOSE: An MAC(Media Access Control) processing device is provided to process data of downstream channels as simultaneously extracting overhead information, and to process an AAL5 in software, then to process ATM cells only in hardware, thereby updating exact slot counters and simplifying hardware. CONSTITUTION: An ESF(Extended Super Frame) buffer(102) generates an OH bit from an input bit stream. A bit2byte block(106) removes the OH bit from the supplied bit stream, and processes the bit stream in byte units. An HEC REC block(122) recovers or senses an error of an ATM cell. An ATM filter(124) separates unnecessary ATM cells. A synchronization block(104) adjusts frame synchronization. A scheduler(136) schedules data transmissions of upstream channels by using slot counter information and upstream channel control information. A CRC6 block(112) senses whether an error is generated from a frame. A receive connection buffer(132) extracts the upstream channel control information. A connection table(138) stores necessary information. A read controller(142) reads data to be transmitted to an upstream channel. A head adder(144) and an HEC block(146) configure ATM headers, and generate ATM cells. A ranging block(154) informs of starting time for transmitting data to the upstream channel. A de-interleaver block(108) restores interleaved data to original data.

Abstract translation: 目的：提供MAC（媒体访问控制）处理设备来处理下行信道的数据，同时提取开销信息，并以软件处理AAL5，然后仅在硬件中处理ATM信元，从而更新精确的时隙计数器并简化硬件 。 构成：ESF（扩展超帧）缓冲器（102）从输入比特流生成OH位。 位字节块（106）从提供的位流中移除OH位，并以字节为单位处理位流。 HEC REC块（122）恢复或感测ATM信元的错误。 ATM滤波器（124）分离不必要的ATM信元。 同步块（104）调整帧同步。 调度器（136）通过使用时隙计数器信息和上行信道控制信息来调度上游信道的数据传输。 CRC6块（112）检测是否从帧产生错误。 接收连接缓冲器（132）提取上行信道控制信息。 连接表（138）存储必要的信息。 读取控制器（142）读取要发送到上游信道的数据。 头加法器（144）和HEC块（146）配置ATM头，并产生ATM信元。 测距块（154）通知开始时间将数据发送到上行信道。 解交织器块（108）将交织的数据恢复到原始数据。

公开(公告)号：KR100413249B1

公开(公告)日：2004-01-03

申请号：KR1020010063845

申请日：2001-10-17

Applicant: 전자부품연구원

Inventor： 위정욱 ,  임기택 ,  최광호 ,  서정욱

IPC: H04N7/10

Abstract: PURPOSE: A device of processing an OOB(Out-Of-Band) physical layer of a POD(Point Of Deployment) module for an open cable is provided to process digital broadcasting data transmitted from a head end and data transmitted to the head end from a digital terminal with a combined method of DVS-178 and DVS-167 standards, thereby simplifying with one POD module. CONSTITUTION: An FDC(Forward Data Channel) block(210) comprises as follows. The first demultiplexer(211) selectively outputs digital broadcasting data of DVS-178 and DVS-167 standards. The DVS-178 standard digital broadcasting data is output to the first multiplexer through the first convolutional deinterleaver(212), the first R-S decoder(213), and the first derandomizer(214). The DVS-167 standard digital broadcasting data is output to the first multiplexer through the second derandomizer(215), the second convolutional deinterleaver(216), and the second R-S decoder. The first multiplexer transmits the DVS-178 and the DVS-167 digital broadcasting data to an upper layer by receiving a selection signal. An RDC(Reverse Data Channel) block(220) processes subscriber information or the digital data in a physical layer, and transmits the information and the data to a head end(100).

Abstract translation: 目的：提供一种处理用于开放电缆的POD（部署点）模块的OOB（带外）物理层的设备，以处理从头端传输的数字广播数据和传输到头端的数据， 采用DVS-178和DVS-167标准组合方式的数字终端，从而简化了一个POD模块。 构成：FDC（前向数据信道）块（210）包括如下。 第一解复用器（211）选择性地输出DVS-178和DVS-167标准的数字广播数据。 DVS-178标准数字广播数据通过第一卷积解交织器（212），第一R-S解码器（213）和第一解随机均衡器（214）输出到第一复用器。 通过第二解随机器（215），第二卷积解交织器（216）和第二R-S解码器将DVS-167标准数字广播数据输出到第一复用器。 第一多路复用器通过接收选择信号将DVS-178和DVS-167数字广播数据发送到上层。 RDC（反向数据信道）块（220）处理用户信息或物理层中的数字数据，并将该信息和数据发送到头端（100）。

公开(公告)号：KR1020030032221A

公开(公告)日：2003-04-26

申请号：KR1020010063845

申请日：2001-10-17

Applicant: 전자부품연구원

Inventor： 위정욱 ,  임기택 ,  최광호 ,  서정욱

IPC: H04N7/10

CPC classification number: H04N21/435

Abstract: PURPOSE: A device of processing an OOB(Out-Of-Band) physical layer of a POD(Point Of Deployment) module for an open cable is provided to process digital broadcasting data transmitted from a head end and data transmitted to the head end from a digital terminal with a combined method of DVS-178 and DVS-167 standards, thereby simplifying with one POD module. CONSTITUTION: An FDC(Forward Data Channel) block(210) comprises as follows. The first demultiplexer(211) selectively outputs digital broadcasting data of DVS-178 and DVS-167 standards. The DVS-178 standard digital broadcasting data is output to the first multiplexer through the first convolutional deinterleaver(212), the first R-S decoder(213), and the first derandomizer(214). The DVS-167 standard digital broadcasting data is output to the first multiplexer through the second derandomizer(215), the second convolutional deinterleaver(216), and the second R-S decoder. The first multiplexer transmits the DVS-178 and the DVS-167 digital broadcasting data to an upper layer by receiving a selection signal. An RDC(Reverse Data Channel) block(220) processes subscriber information or the digital data in a physical layer, and transmits the information and the data to a head end(100).

Abstract translation: 目的：提供处理开放电缆的POD（展开部署）模块的OOB（带外）物理层的设备，用于处理从头端发送的数字广播数据和从头端发送的数据 数字终端具有DVS-178和DVS-167标准的组合方法，从而简化了一个POD模块。 构成：FDC（前向数据信道）块（210）包括如下。 第一解复用器（211）选择性地输出DVS-178和DVS-167标准的数字广播数据。 DVS-178标准数字广播数据通过第一卷积解交织器（212），第一R-S解码器（213）和第一解扩器（214）输出到第一多路复用器。 DVS-167标准数字广播数据通过第二解放大器（215），第二卷积解交织器（216）和第二R-S解码器输出到第一多路复用器。 第一复用器通过接收选择信号将DVS-178和DVS-167数字广播数据发送到上层。 RDC（反向数据信道）块（220）处理物理层中的用户信息或数字数据，并将信息和数据发送到头端（100）。

公开(公告)号：KR1020010092488A

公开(公告)日：2001-10-26

申请号：KR1020000014448

申请日：2000-03-22

Applicant: 전자부품연구원

Inventor： 최광호 ,  조삼구 ,  임기택

IPC: H04N7/081

CPC classification number: H04N21/4348 ,  H04N21/4341 ,  H04N21/4382 ,  H04N21/4383 ,  H04N21/43853

Abstract: PURPOSE: An apparatus for processing supplementary service data in a digital broadcasting receiver is provided to process adaptively supplementary service broadcasting data by adding a module to a digital broadcasting receiver. CONSTITUTION: An internal interface portion(210) performs a data interface operation with an interface portion of a digital broadcasting receiver in order to transmit and receive a digital broadcasting signal. A TS(Transport Stream) processing portion(220) performs a demultiplexing process for the received digital broadcasting signal such as a packet synchronization process and a packet filtering process in order to separate supplementary service data. A descrambler(230) performs a descrambling process for scrambled supplementary service data. A control portion(240) controls operations of the internal interface portion(210), the TS processing portion(220), the descrambler(230), a memory portion(250), and a graphic engine(260) and decodes the descrambled supplementary service data. The memory portion(250) stores the descrambled supplementary service data. The graphic engine(260) converts the decoded supplementary service to data for user interface.

Abstract translation: 目的：提供一种用于在数字广播接收机中处理补充业务数据的设备，通过向数字广播接收机添加模块来处理自适应辅助业务广播数据。 构成：内部接口部分（210）与数字广播接收机的接口部分进行数据接口操作，以发送和接收数字广播信号。 TS（传输流）处理部分（220）对接收到的数字广播信号（例如分组同步处理和分组过滤处理）执行解复用处理，以分离补充业务数据。 解扰器（230）对加扰的补充业务数据进行解扰处理。 控制部分（240）控制内部接口部分（210），TS处理部分（220），解扰器（230），存储器部分（250）和图形引擎（260）的操作，并解码解扰的补充 服务数据。 存储器部分（250）存储解扰的补充业务数据。 图形引擎（260）将解码的补充服务转换为用于用户界面的数据。

公开(公告)号：KR1020000009126A

公开(公告)日：2000-02-15

申请号：KR1019980029321

申请日：1998-07-21

Applicant: 전자부품연구원

Inventor： 이동호 ,  동용배 ,  임기택 ,  최광호

IPC: G06F13/00

Abstract: PURPOSE: An apparatus for controlling a PCI local bus is to perform a function addition easily and perform a multiplex of bus according to an application use of a user. CONSTITUTION: An apparatus for controlling a PCI local bus comprises: a PCI block(1) for indicating a state of a PCI bus cycle, transmitting data and a signal, and managing a PCI bus signal and a back-end interface signal; a configuration(2) for setting a circumstance of the PCI bus control device; a plurality of bi-direction pad(3-13) for transmitting a signal between PCI slots or users; multiplexers(14,15) for selecting data with which a user provides the PCI block(1). Thereby, a new function and the multiple of buses are added easily.

Abstract translation: 目的：一种用于控制PCI局部总线的装置是容易地执行功能添加，并根据用户的应用使用执行总线的复用。 构成：用于控制PCI本地总线的装置包括：PCI块（1），用于指示PCI总线周期的状态，发送数据和信号，以及管理PCI总线信号和后端接口信号; 用于设置PCI总线控制装置的环境的配置（2）; 用于在PCI时隙或用户之间发送信号的多个双向盘（3-13） 用于选择用户提供PCI块（1）的数据的多路复用器（14,15）。 因此，容易添加新功能和多个总线。

公开(公告)号：KR1019990068908A

公开(公告)日：1999-09-06

申请号：KR1019980002823

申请日：1998-02-02

Applicant: 전자부품연구원

Inventor： 동용배 ,  김범섬 ,  최광호 ,  조삼구 ,  임기택 ,  김진욱

IPC: H04N21/43

Abstract: 본 발명은 노멀라이징 기법을 이용한 PCR 클럭 회복용 디지탈 위상 록 루프(DPLL)회로를 제공하는데 그 목적이 있다. 상기 목적을 달성하기 위한 본 발명 구성요소는 프로그램 기준 클럭을 수신하여 저장하는 PCR레지스터(10)와, 시스템 클럭으로 카운팅되는 LPCR카운트(19)와, 상기 LPCR카운트 값이 PCR입력주기마다 페치되는 LPCR레지스터(20)와, PCR레지스터 및 LPCR레지스터 값차를 구하는 감산기(23)와, 감산기의 이전값과 현재값 차를구하는 에러누적 방지기(24)와, 에러누적 방지기의 출력의 이전값과 현재값 사이의 값을 보간출력하는 인터폴레이터(14)와, 인터폴레이터의 보간출력을 받아 PCR입력 주기 동안 LPCR의 현재값과 이전값 차를 계산하는 LPCR오차 계산기(28)와, LPCR오차 계산기출력에서 고정된 루프이득을 변화시키기 위한 이득값을 구하는 이득 및 노멀라이저와(29), 인터폴레이터의 출력에 이득값을 곱하는 곱셈기(26)와, 곱셈기의 출력을 받아 입출력신호간의 에러를 감 산하고 이를 적분 양자화하여 출력신호의 신호대역내 양자화 에러가 줄어든 PWM신호를 발생하는 DAC(15)와, DAC의 PWM신호를 받아 신호대역의 아날로그 신호전압을 발생하는 저역통과필터(16)와, 저역통과필터의 신호전압을 받아 주파수를 발생하는 VCXO(17)와, VCXO의 출력을 클럭 입력으로 하는 LPCR카운터(19)와, LPCR의 베이스값에 PCR과 LPCR의 차값을 더해 출력하는 STC(21)를 포함한다.

公开(公告)号：KR1019990058772A

公开(公告)日：1999-07-15

申请号：KR1019970078946

申请日：1997-12-30

Applicant: 전자부품연구원

Inventor： 임기택 ,  동용배 ,  최광호 ,  조삼구

IPC: H04N7/015 ,  H04N11/24

Abstract: 본 발명은 고선명 텔레비젼에 필수적으로 사용되는 역다중화기(Demultiplexer)에 관한 것이다.
본 발명은 기본적으로 장치의 전원이 인가되면 기본 채널에서 패킷 구분자(PID)가 0x00인 프로그램 조정 표(PAT)를 가장 처음으로 찾아 외부에서 부여한 프로그램 번호와 일치하는 프로그램 맵 표(PMT)의 패킷 구분자(PID)를 찾고, 그 패킷 구분자(PID)에 맞는 프로그램 맵 표(PMT)를 찾아 프로그램 클럭 기준(PCR) 패킷의 패킷 구분자(PID)와 오디오, 비디오 패킷화 기초 스트림(PES) 및 부가데이터의 패킷 구분자(PID)를 찾아서 상기 패킷 구분자(PID)들을 바탕으로 프로그램 클럭 기준(PCR) 패킷, 오디오/비디오 패킷을 해석하여 시스템 클럭의 복원을 위한 42 비트의 프로그램 클럭 기준(PCR) 정보를 해석하여 피엘엘(PLL : Phase Locked Loop)을 수행하며, 패킷화 기초 스트림(PES) 패킷을 해석하여 오디오 및 비디오 기초 스트림(ES) 정보를 얻어내는 것을 원리로 한다.
본 발명에 의하면 송신측에서 오디오 및 비디오 데이터를 엠펙2(MPEG-2) 형식으로 다중화하여 전송한 엠펙2(MPEG-2) 전송 스트림(TS) 패킷 데이터를 입력으로 받아 실시간으로 오디오 및 비디오 기초 스트림(ES : Elementary Stream)으로 역다중화하여 오디오 및 비디오 디코더로 출력할 수 있는 매우 획기적인 효과가 있다.