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公开(公告)号：FR3121529A1
公开(公告)日：2022-10-07
申请号：FR2103315
申请日：2021-03-31
Inventor： ALBESA FRANCK , ANQUET NICOLAS
Abstract: Débogage sécurisé La présente description concerne un procédé de débogage d’un dispositif de traitement, le procédé comprenant : - la génération, par un compteur monotone, d’une première valeur de comptage ; - la transmission (209), par le compteur monotone, de la première valeur de comptage à un circuit de contrôle d’accès au débogage ; - la comparaison (211), par le circuit de contrôle d’accès au débogage, de la première valeur de comptage avec une ou plusieurs valeurs de référence ; et - l’autorisation (215) ou l’interdiction (213) d’accès pour débogage, par le circuit de contrôle d’accès au débogage, sur la base de la comparaison. Figure pour l'abrégé : Fig. 2
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公开(公告)号：FR3121526A1
公开(公告)日：2022-10-07
申请号：FR2103313
申请日：2021-03-31
Inventor： ALBESA FRANCK , ANQUET NICOLAS
IPC: G06F21/51
Abstract: Démarrage sécurisé d’une unité de traitement La présente description concerne un procédé de démarrage d’un dispositif de traitement (102), le procédé comprenant : - la génération (303), par un compteur monotone et lors d’une première phase de démarrage, d’une première valeur de comptage ; - la transmission, par le compteur monotone, de la première valeur de comptage à un circuit de contrôle d’accès d’une mémoire ; - la lecture (305), sur la base de la première valeur de comptage, de premières données stockées dans la mémoire ;- la génération (309), par ledit compteur et lors d’une deuxième phase de démarrage, d’une deuxième valeur de comptage supérieure à la première valeur de comptage, le circuit de contrôle d’accès de la mémoire (104) étant configuré de sorte que la lecture des premières données ne soit pas autorisée sur la base de la deuxième valeur de comptage. Figure pour l'abrégé : Fig. 3
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公开(公告)号：FR3116679A1
公开(公告)日：2022-05-27
申请号：FR2011958
申请日：2020-11-20
Applicant: STMICROELECTRONICS GRAND OUEST SAS
Inventor： BAEZA GERALD , PAILLET PASCAL , PALLARDY LOIC
IPC: G06F1/3203 , H03K3/012
Abstract: Gestion d'un mode basse consommation La présente description concerne un procédé, un dispositif et un produit programme de gestion d'un mode basse consommation d'un dispositif électronique comportant une première horloge (LSC) de séquencement d'un premier compteur (9) et une deuxième horloge (HSC) de séquencement d'un deuxième compteur (3), plus rapide que la première, comportant les étapes de : lors d'une première requête (31) de passage en mode basse consommation, sauvegarder des valeurs des premier et deuxième compteurs sur un premier front (t2) de la première horloge ; et lors d'une deuxième requête (37) de sortie du mode basse consommation : calculer le nombre de périodes de la deuxième horloge comprises entre un deuxième front (t3) de la première horloge, postérieur à ladite deuxième requête, et le premier front ; et mettre à jour (41) la valeur du deuxième compteur à la valeur calculée. Figure pour l'abrégé : Fig. 3
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公开(公告)号：FR3097994B1
公开(公告)日：2022-03-11
申请号：FR1907125
申请日：2019-06-28
Inventor： ORLANDO WILLIAM , COUVRAND JULIEN , GUILLEMIN PIERRE
Abstract: Modification d'une mémoire d'un microprocesseur sécurisé La présente description concerne un procédé comprenant des étapes consistant à :a) recevoir, par un premier microprocesseur (3), une requête de modification d'un contenu d'une première mémoire (32) du premier microprocesseur ;b) accéder, avec le premier microprocesseur, à des premières données associées à la requête et à une signature générée à partir des premières données, les premières données et la signature étant disponibles dans une deuxième mémoire (22) d'un deuxième microprocesseur (2), et les premières données étant représentatives d'une modification à appliquer au contenu de la première mémoire (32) ;c) vérifier, par le premier microprocesseur (3), l'authenticité des premières données à partir de ladite signature ; etd) modifier le contenu de la première mémoire (32) conformément aux premières données, la mise en oeuvre de l'étape d) étant conditionnée par l'étape c). Figure pour l'abrégé : Fig. 1
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公开(公告)号：FR3099607B1
公开(公告)日：2021-11-05
申请号：FR1908696
申请日：2019-07-30
Applicant: STMICROELECTRONICS GRAND OUEST SAS
Inventor： ARRIVE FABIEN
Abstract: Composant électronique à micrologiciel La présente description concerne un dispositif électronique, dans lequel une mémoire (200) contient plusieurs exemplaires (FWi) d'un micrologiciel du dispositif. Figure pour l'abrégé : Fig. 2
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Patent Agency Ranking
公开(公告)号：FR3100901B1
公开(公告)日：2021-08-27
申请号：FR1910065
申请日：2019-09-12
Applicant: STMICROELECTRONICS GRAND OUEST SAS
Inventor： JAOUEN MICHEL
Abstract: Système de protection de la mémoire La présente description concerne un système de protection d'une mémoire comprenant un logiciel de sécurité (HANDLER) configuré pour déterminer, à partir d'une exception générée lors d'une tentative d'action non autorisée dans la mémoire (102), si le logiciel de sécurité peut effectuer l'action. Figure pour l'abrégé : Fig. 1
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公开(公告)号：FR3103585A1
公开(公告)日：2021-05-28
申请号：FR1913126
申请日：2019-11-22
Applicant: STMICROELECTRONICS GRAND OUEST SAS , ST MICROELECTRONICS ROUSSET , ST MICROELECTRONICS ALPS SAS
Inventor： OLSON DANIEL , PALLARDY LOIC , ANQUET NICOLAS
Abstract: Système sur puce, comprenant plusieurs équipements maîtres, plusieurs ressources esclaves, un circuit d’interconnexion (INTC) couplé entre les équipements maîtres et les ressources esclaves et capable de router des transactions entre des équipements maîtres et des ressources esclaves. Une première ressource esclave particulière (PH4) coopère avec un élément (EL4) du système sur puce, par exemple un générateur de signal d’horloge, et cet élément EL4 a les mêmes droits d’accès que ceux de la première ressource esclave particulière correspondante. Figure pour l’abrégé : Fig 19
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公开(公告)号：FR3103584A1
公开(公告)日：2021-05-28
申请号：FR1913127
申请日：2019-11-22
Applicant: ST MICROELECTRONICS ALPS SAS , STMICROELECTRONICS GRAND OUEST SAS , ST MICROELECTRONICS ROUSSET
Inventor： PALLARDY LOIC , ANQUET NICOLAS , DAVIDESCU DRAGOS
Abstract: Système sur puce, comprenant plusieurs équipements maîtres comportant plusieurs microprocesseurs, plusieurs ressources esclaves, un circuit d’interconnexion (INTC) couplé entre les équipements maîtres et les ressources esclaves et capable de router des transactions entre des équipements maîtres et des ressources esclaves, et des moyens de traitement (MT) au moins configurés pour permettre à un utilisateur du système sur puce d’implémenter au sein du système sur puce (MCU) au moins un schéma de configuration (SCH) de ce système défini par un ensemble d’informations de configuration utilisé pour définir une assignation d’au moins un équipement maître à certaines au moins des ressources esclaves, et les moyens de traitement étant en outre configurés pour sélectionner l’un au moins des microprocesseurs et autoriser un outil de débogage externe (DBT) à accéder, en vue d’un débogage, uniquement aux ressources esclaves assignées audit au moins un microprocesseur sélectionné. Figure pour l’abrégé : Fig 1
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209.发明专利
公开(公告)号：FR3044104B1
公开(公告)日：2019-07-12
申请号：FR1561136
申请日：2015-11-19
Applicant: STMICROELECTRONICS GRAND OUEST SAS
Inventor： DORBES STEPHANE
Abstract: Le récepteur pour système de positionnement par satellites comprend au moins une chaîne de réception (CHR) comportant un étage d'entrée (EE) configuré pour recevoir plusieurs signaux satellites ayant des fréquences de constellations différentes appartenant à une bande de fréquences ou à des bandes de fréquences différentes, un étage de transposition de fréquences (ETF) couplé à l'étage d'entrée (EE) et comportant un dispositif commandable d'oscillateur local (DOL) configuré pour délivrer différents signaux de transposition de fréquence (STF) respectivement adaptés aux différentes fréquences de constellations, et un étage de traitement (ET) couplé à l'étage de transposition de fréquences (ETF) et comportant des moyens de commande (MC) configurés pour commander le dispositif d'oscillateur local (DOL) de façon à lui faire délivrer séquentiellement et cycliquement les différents signaux de transposition de fréquence (STF).
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210.发明专利
公开(公告)号：FR3058595B1
公开(公告)日：2019-01-25
申请号：FR1660669
申请日：2016-11-04
Applicant: STMICROELECTRONICS GRAND OUEST SAS
Inventor： LANGOUET EMMANUEL , ROUSSELIN SAMUEL
IPC: H02P8/34
Abstract: Ledit moteur (SM) est piloté selon des modes de pilotage par pas comprenant un mode de pilotage par pas entiers (FSDM), un mode de pilotage par demi-pas (HSDM) et des modes de pilotage par micropas (QSDM, ESDM, SSDM). Ledit procédé comprend le fait de commander le mode de pilotage courant du moteur (SM) par une unité de traitement (PU). Pendant une phase d'accélération (AP) du moteur (SM) qui est dans un mode de pilotage courant autre que le mode de pilotage par pas entiers (FSDM), l'unité de traitement (PU) teste, après chaque augmentation de vitesse, si sa puissance de calcul restante (RCP) est suffisante pour rester dans ledit mode de pilotage courant, et dans le cas contraire, elle passe au mode de pilotage à pas plus grossier le plus proche en présence d'une première condition de changement.
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