公开(公告)号：KR100246619B1

公开(公告)日：2000-03-15

申请号：KR1019970059228

申请日：1997-11-11

Applicant: 한국전자통신연구원

Inventor： 설영욱 ,  김협종 ,  김봉태 ,  김재근

IPC: H04L27/34

Abstract: 1. 청구범위에 기재된 발명이 속한 기술분야
본 발명은 고속 디지털 가입자 선로 상향 링크용 디지털 복조 장치에 관한 것임.
2. 발명이 해결하려고 하는 기술적 과제
본 발명은, 고속 디지털 가입자 선로의 상향 링크에서 심볼 주파수 오차를 추적하지 않고 심볼의 위상만을 조정하여 심볼 타이밍을 복원하는 디지털 복조 장치를 제공하고자 함.
3. 발명의 해결방법의 요지
본 발명은, 변조 신호를 외부로부터 입력 받아 디지털 신호로 변환하는 아날로그/디지털 변환 수단과 샘플 속도를 낮추기 위한 다운 샘플링 수단과 데이터로부터 심볼값 결정을 위한 신호를 샘플링하는 재 샘플링 수단과 반송파 위상 복원 수단 및 심볼 타이밍 복원을 수행하는 심볼 타이밍 복원 수단을 포함하는 고속 디지털 가입자 선로의 상향 링크용 디지털 복조 장치를 제공하는데 있다.
4. 발명의 중요한 용도
본 발명은 4상 변조(QPSK) 방식의 복조 장치에 이용됨.

公开(公告)号：KR1019990052184A

公开(公告)日：1999-07-05

申请号：KR1019970071633

申请日：1997-12-22

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 전종암 ,  김찬 ,  박영호 ,  이규호 ,  김재근

IPC: H04L12/28

Abstract: 본 발명은 데스크-탑 영역의 ATM 호스트가 ATM 망을 통하여 상호 통신을 하고자 할 경우 ATM 호스트 어댑터에서 제공되어야 할 분해 기능 및 재조립 기능에 대한 장치 개시한다. 본 발명은 ATM 호스트 어댑터내 시스템 버스와 접속되는 시스템 버스 접속 블럭, DMA마스터, DMA 슬레이브, 분해 프로세싱 블럭, 재조립 프로세싱 블럭, 디바이스 레지스터, UTOPIA Tx/Rx 블럭, 로컬 버스 중재기, 물리적 디바이스로 구성되어, 처리되어야 할 ATM 접속의 수에 따라서 로컬 메모리용량을 조절함으로서 분해 및 재조립 기능을 확장할 수 있는 구조를 가지고 있다.

公开(公告)号：KR1019990050421A

公开(公告)日：1999-07-05

申请号：KR1019970069540

申请日：1997-12-17

Applicant: 한국전자통신연구원

Inventor： 국경묵 ,  노장래 ,  정해원 ,  김재근

IPC: H04L12/26

Abstract: 본 발명은 선로 이중화를 고려한 엑세스통신시스템의 활성화 N+1 중복 구조를 갖는 통신접속부의 구조 및 절체 제어 방법에 관한 것으로서, 선로 이중화를 고려한 엑세스통신시스템의 활성화 N+1 중복 구조를 갖는 통신접속부의 구조는 외부통신장치와 통신접속부의 연결 선로가 하나의 선로는 활성 통신접속부에 연결하고, 다른 하나는 대기 통신접속부에 연결하여 이중화 되어 있는 엑세스통신시스템의 통신 정합부가 N개의 활성 통신접속부와 하나의 대기 통신접속부로 구성하여, 상기 통신접속부에서 임의의 활성 통신접속부에 고장이나, 장애가 발생하면 대기 통신접속부로 그 기능을 절체하여 전체 시스템이 정상적인 상태가 유지되도록 절체 제어함으로써, 통신접속부를 적게 사용하여 보다 경제적인 시스템을 구현할 수 있는 효과가 있다.

公开(公告)号：KR100204042B1

公开(公告)日：1999-06-15

申请号：KR1019960058506

申请日：1996-11-27

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 전종암 ,  강훈 ,  김재근

IPC: H04L12/28

Abstract: 1. 청구범위에 기재된 발명이 속한 기술분야
원격 근거리통신망의 상호 접속을 위한 고속 망 데이타 접속 시스템.
2. 발명이 해결하려고 하는 기술적 과제
기존의 IEEE 표준 LAN 접속 방식을 통하여 LAN을 접속하며, LAN 라우터와의 접속을 위하여 DS1이나 DS3 급의 인터페이스를 제공하도록 함.
3. 발명의 해결방법의 요지
LAN 접속처리부에서 추출된 다수의 IP 프레임은 DS1이나 DS3 급의 동기식 전송신호에 맵핑되고, DS1, DS3 급 신호는 다중화되어 STM-1 급의 동기식 신호로 생성되어 기존의 동기식망에 접속되도록 하며, 기존의 동기식전송망에서 수신된 STM-1 신호는 이의 역과정을 통해 IP 프레임을 이더넷이나, 광선로와 같은 LAN에 전달되도록 구성함.
4. 발명의 중요한 용도
원격 근거리 통신망을 상호 접속하는데 이용됨.

公开(公告)号：KR100194629B1

公开(公告)日：1999-06-15

申请号：KR1019960061531

申请日：1996-12-04

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 김협종 ,  김재근

IPC: H04L12/56

Abstract: 본 발명은 입력포트 여러개를 그룹화하여 이것을 하나의 단위로 스위칭하는 다중채널 스위치 기능을 이용하여 스위치의 기본동작 처리속도 이상의 입출력 포트를 ATM 레벨에서 크로스 케넥트할 수 있는 ATM 크로스 커넥트 시스템에 관한 것이다. 그 목적은 시스템의 입력 최래링크 속도보다 높은 슈퍼 레이트(super rate) 수용하기 위한 것이다. ATM 크로스 케넥트 시스템에서 멀티채널 스위치를 이용하므로 셀 순서유지 기능을 부가 하지 않고도 셀의 순서를 유지할 수 있다. 그 특징은 입력신호에 대하여 제어셀을 출력하는 입력수단과, 상기 제어셀에 따라 경로를 설정하여 데이터 셀을 전송하는 멀티채널 스위치 패브릭 수단 및 출력수단으로 구성되며, ATM 크로스 커넥터 기능수행을 위해 입력수단부에 역다중부 그리고 출력수단부에 다중부를 첨가하여 멀티채널 스위칭 특성을 이용하면 ATM 크로스 커넥터 시스템으로 동작시킬 수 있다.

公开(公告)号：KR1019990039219A

公开(公告)日：1999-06-05

申请号：KR1019970059228

申请日：1997-11-11

Applicant: 한국전자통신연구원

Inventor： 설영욱 ,  김협종 ,  김봉태 ,  김재근

IPC: H04L27/34

Abstract: 1. 청구범위에 기재된 발명이 속한 기술분야
본 발명은 고속 디지털 가입자 선로 상향 링크용 디지털 복조 장치에 관한 것임.
2. 발명이 해결하려고 하는 기술적 과제
본 발명은, 고속 디지털 가입자 선로의 상향 링크에서 심볼 주파수 오차를 추적하지 않고 심볼의 위상만을 조정하여 심볼 타이밍을 복원하는 디지털 복조 장치를 제공하고자 함.
3. 발명의 해결방법의 요지
본 발명은, 변조 신호를 외부로부터 입력 받아 디지털 신호로 변환하는 아날로그/디지털 변환 수단과 샘플 속도를 낮추기 위한 다운 샘플링 수단과 데이터로부터 심볼값 결정을 위한 신호를 샘플링하는 재 샘플링 수단과 반송파 위상 복원 수단 및 심볼 타이밍 복원을 수행하는 심볼 타이밍 복원 수단을 포함하는 고속 디지털 가입자 선로의 상향 링크용 디지털 복조 장치를 제공하는데 있다.
4. 발명의 중요한 용도
본 발명은 4상 변조(QPSK) 방식의 복조 장치에 이용됨.

公开(公告)号：KR100147026B1

公开(公告)日：1998-09-15

申请号：KR1019940036960

申请日：1994-12-23

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 최성혁 ,  김호전 ,  고제수 ,  김재근

IPC: G06F15/173

Abstract: 본 발명은 SDH 기반의 회선분배시 입출력 데이터의 속도를 변화시키지 않으며 CM을 실시간으로 감시하는 SDH 교차스위치 연결행렬 검증회로에 관한 것으로, 연결행렬(CM) 생성부;연결행렬 값의 패리티비트를 생성하는 패리티 생성부;연결행렬 삽입부;고유 데이터 및 상기 패리티가 추가되어 삽입된 연결행렬 값을 분배하는 교차스위치기능부;연결행렬 추출부;출력된 데이터에서 역으로 소정 바이트를 추출하여 패리티를 검사하는 패리티 검사부;추출된 연결행렬 값들이 저장되는 래지스터와 비교 기준이 되는 레지스터들을 비교하는 연결행렬 비교검사부;제어신호 발생부를 포함하여 구성되는 것을 특징으로 한다.

公开(公告)号：KR1019980043604A

公开(公告)日：1998-09-05

申请号：KR1019960061531

申请日：1996-12-04

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 김협종 ,  김재근

IPC: H04L12/56

Abstract: 본 발명은 입력포트 여러 개를 그룹화 하여 이것을 하나의 단위로 스위칭하는 다중채널 스위치 기능을 이용하여 스위치의 기본동작 처리속도 이상의 입출력 포트를 ATM 레벨에서 크로스 커넥트할 수 있는 ATM 크로스 커넥트 시스템에 관한 것이다. 그 목적은 시스템의 입력 최대링크 속도보다 높은 슈퍼 레이트(super rate) 신호를 수용하기 위한 것이다. ATM 크로스 커넥트 시스템에서 멀티채널 스위치를 이용하므로 셀 순서유지 기능을 부가하지 않고도 셀의 순서를 유지할 수 있다. 그 특징은 입력신호에 대하여 제어셀을 출력하는 입력수단과, 상기 제어셀에 따라 경로를 설정하여 데이터 셀을 전송하는 멀티채널 스위치 패브릭 수단 및 출력수단으로 구성되며, ATM 크로스 커넥트 기능수행을 위해 입력수단부에 역다중부 그리고 출력수단부에 다중부를 첨가하여 멀티채널 스위칭 특성을 이용하면 ATM 크로스 커넥트 시스템으로 동작시킬 수 있다.

公开(公告)号：KR100131151B1

公开(公告)日：1998-04-24

申请号：KR1019940036143

申请日：1994-12-23

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 도한철 ,  김재근

IPC: G06F11/30

Abstract: 본 발명은 신호보드로부터 실·탈장 인식값의 변화를 감지하는 실·탈장 인식모듈(1)과, 상기 실·탈장 인식모듈(1)로부터 최초 인식전의 값을 입력받아 저장하는 상태저장모듈(2)과, 상기 저장한 값과 현재의 값을 비교하여 실질적인 실·탈장에 의한 변화인지 잡음에 의한 일시적인 변화인지를 구별하게 하는 2차 인식모듈(3)과, 상기 변화이후 일정시간 경과동안 실·탈장 인식모듈(1)을 마스킹하여 다른변화를 인식하지 못하게 하고 시간경과후 발생된 인터럽트를 플립플롭에 래치시키도록 클럭을 만들어주는 시간지연모듈(4)을 구비하는 것을 특징으로 하여, 시스템에서 임의로 제어대상 보드가 실·탈장 될 경우, 이를 감지하여 인터럽트를 발생하므로서 프로세서에 의한 조치가 즉시 이루어지도록 하는 인터럽트에 의한 보드실탈장 감지회로에 관한 것� ��다.

公开(公告)号：KR100129606B1

公开(公告)日：1998-04-14

申请号：KR1019940035744

申请日：1994-12-21

Applicant: 한국전자통신연구원

Inventor： 박영호 ,  정종암 ,  신현식 ,  엄두섭 ,  김형주 ,  김재근

IPC: H04L12/433

Abstract: The system is comprised of the following structure, wherein the CPU control unit(23) transmits to a reception control unit(21), a control signal for not performing a filtering function or a value for initializing routing information of the cell having specific header pattern. The CPU contorl unit transmits to a control unit(22), the control signal for not performing the filtering function, and to and from the CPU connection unit(27), transmitting and receiving an information of a registered address. Thereby the CPU connection is performed in an asynchronously manner with regard to data flow under the ATM service environment where an address registration and a cancellation are made frequently, the CPU control is performed over the system in a systematic manner, the CPU connection port is separated from two of data transmitting and receiving ports for the real-time header conversion to be performed, thereby the service delay is minimized, UPC and GFC functions is accommodated afterwards.

Abstract translation: 该系统包括以下结构，其中CPU控制单元（23）向接收控制单元（21）发送用于不执行滤波功能的控制信号或用于初始化具有特定标题模式的单元的路由信息​​的值 。 CPU控制单元向控制单元（22）发送用于不执行滤波功能的控制信号以及从CPU连接单元（27）发送和接收注册地址的信息。 从而CPU频繁地进行地址登记和取消的ATM服务环境下的数据流异步地执行CPU连接，CPU系统以系统的方式进行CPU控制，CPU连接端口被分离 从要执行的实时报头转换的两个数据发送和接收端口，由此使服务延迟最小化，之后容纳UPC和GFC功能。