公开(公告)号：CN107623006B

公开(公告)日：2022-02-18

申请号：CN201710429963.7

申请日：2017-06-08

Applicant: 三星电子株式会社

Inventor： 孙荣晥 ,  张源哲 ,  殷东锡 ,  张在薰

IPC: H01L27/11551 ,  H01L27/11578

Abstract: 公开了一种存储器器件。该存储器器件包括：栅极结构，包括在衬底的上表面上堆叠的多个栅电极层；多个垂直孔，沿与所述衬底的上表面垂直的方向延伸以穿过所述栅极结构；以及分别在所述多个垂直孔中的多个垂直结构，所述多个垂直结构中的每一个垂直结构包括嵌入式绝缘层以及多个彼此分离的沟道层，所述多个沟道层位于所述嵌入式绝缘层的外部。

公开(公告)号：CN107068182B

公开(公告)日：2021-02-05

申请号：CN201611218247.6

申请日：2011-11-16

Applicant: 三星电子株式会社

Inventor： 沈善一 ,  张在薰 ,  崔正达 ,  李云京 ,  金基玄

IPC: G11C16/06 ,  G11C16/16

Abstract: 本发明提供了一种非易失性存储装置、擦除方法及包括该非易失性存储装置的存储系统。所述非易失性存储装置包括衬底和设置在所述衬底上的多个单元串，所述多个单元串中的每个单元串包括在垂直于所述衬底的方向上堆叠的多个单元晶体管，所述擦除方法包括步骤：将接地电压施加到与所述多个单元串的多个接地选择晶体管相连接的接地选择线；将接地电压施加到与所述多个单元串的多个串选择晶体管相连接的多个串选择线；将字线擦除电压施加到与所述多个单元串的多个存储单元相连接的多个字线；将擦除电压施加到所述衬底；响应所述擦除电压的施加来控制所述接地选择线的电压；和响应所述擦除电压的施加来控制所述多个串选择线的电压。

公开(公告)号：CN108695339A

公开(公告)日：2018-10-23

申请号：CN201810311074.5

申请日：2018-04-09

Applicant: 三星电子株式会社

Inventor： 李昭贤 ,  沈善一 ,  李载德 ,  张在薰 ,  韩智勋

IPC: H01L27/11582

Abstract: 本发明提供了一种三维半导体装置及其制造方法。三维半导体装置包括：堆叠结构，其包括交替地堆叠在衬底上的绝缘层和电极；衬底与堆叠结构之间的水平半导体图案；竖直半导体图案，其穿过堆叠结构，并且连接至水平半导体图案；以及位于堆叠结构的一侧的共源极插塞。堆叠结构、水平半导体图案和共源极插塞在第一方向上延伸。水平半导体图案包括在第一方向上延伸的第一侧壁。第一侧壁具有朝着共源极插塞突出的突起。

公开(公告)号：CN108206189A

公开(公告)日：2018-06-26

申请号：CN201711157724.7

申请日：2017-11-20

Applicant: 三星电子株式会社

Inventor： 孙荣皖 ,  张在薰 ,  韩智勋

IPC: H01L27/11524 ,  H01L27/1157

CPC classification number: H01L27/11556 ,  H01L27/11519 ,  H01L27/11524 ,  H01L27/11529 ,  H01L27/11565 ,  H01L27/1157 ,  H01L27/11573 ,  H01L27/11582

Abstract: 提供了一种垂直非易失性存储器装置。非易失性存储器装置包括在基底上的下绝缘层、包括交替地堆叠在下绝缘层上的栅电极和层间绝缘层的多层结构、栅极电介质以及沟道结构，并且非易失性存储器装置具有穿过多层结构延伸并暴露下绝缘层的开口。开口包括以第一宽度穿过多层结构中的至少一层延伸的第一开口部分以及以比第一宽度小的第二宽度穿过多层结构延伸的第二开口部分。栅极介电层位于开口中，沟道结构设置在栅极介电层上并电连接到基底。

公开(公告)号：CN107623006A

公开(公告)日：2018-01-23

申请号：CN201710429963.7

申请日：2017-06-08

Applicant: 三星电子株式会社

Inventor： 孙荣晥 ,  张源哲 ,  殷东锡 ,  张在薰

IPC: H01L27/11551 ,  H01L27/11578

CPC classification number: H01L27/11582 ,  H01L23/5283 ,  H01L27/11519 ,  H01L27/11556 ,  H01L27/11565 ,  H01L27/11568 ,  H01L27/11573 ,  H01L27/11578

Abstract: 公开了一种存储器器件。该存储器器件包括：栅极结构，包括在衬底的上表面上堆叠的多个栅电极层；多个垂直孔，沿与所述衬底的上表面垂直的方向延伸以穿过所述栅极结构；以及分别在所述多个垂直孔中的多个垂直结构，所述多个垂直结构中的每一个垂直结构包括嵌入式绝缘层以及多个彼此分离的沟道层，所述多个沟道层位于所述嵌入式绝缘层的外部。

公开(公告)号：CN107527915A

公开(公告)日：2017-12-29

申请号：CN201710480197.7

申请日：2017-06-22

Applicant: 三星电子株式会社

Inventor： 金光洙 ,  姜信焕 ,  张在薰 ,  金森宏治

IPC: H01L27/11524 ,  H01L27/11556 ,  H01L27/1157 ,  H01L27/11582

CPC classification number: H01L27/11582 ,  G11C16/0483 ,  H01L27/11556 ,  H01L27/11524 ,  H01L27/1157

Abstract: 一种存储器件包括：多个栅电极层，堆叠在基板上；多个沟道层，穿过所述多个栅电极层；栅绝缘层，在所述多个栅电极层和所述多个沟道层之间；以及公共源极线，在基板上邻近于栅电极层。公共源极线包括在第一方向上交替地布置并在垂直于基板的顶表面的方向上具有不同高度的第一部分和第二部分。栅绝缘层包括多个垂直部分和水平部分。多个垂直部分围绕多个沟道层中的相应沟道层。水平部分平行于基板的顶表面延伸。

公开(公告)号：CN107492554A

公开(公告)日：2017-12-19

申请号：CN201710432066.1

申请日：2017-06-09

Applicant: 三星电子株式会社

Inventor： 姜信焕 ,  孙荣晥 ,  殷东锡 ,  李昌燮 ,  张在薰

IPC: H01L27/1157 ,  H01L27/11582

Abstract: 本公开提供了半导体器件及其制造方法。在一个实施方式中，半导体器件包括在基板上使层间绝缘层和导电层交替的叠层。每个导电层在第一方向上延伸得少于导电层中的前一个，以限定导电层的所述前一个的着陆部分。绝缘插塞在导电层中的一个中且在着陆部分中的一个之下，并且接触插塞从着陆部分中的所述一个的上表面延伸。

公开(公告)号：CN102332453B

公开(公告)日：2015-07-15

申请号：CN201110195588.7

申请日：2011-07-13

Applicant: 三星电子株式会社

Inventor： 孙龙勋 ,  黄盛珉 ,  黄棋铉 ,  张在薰

IPC: H01L27/06 ,  H01L27/115 ,  H01L21/822 ,  H01L21/8247

CPC classification number: H01L21/76254 ,  H01L21/28273 ,  H01L21/28282 ,  H01L27/0688 ,  H01L27/11551 ,  H01L27/11556 ,  H01L27/11573 ,  H01L27/11578 ,  H01L27/11582 ,  H01L29/42348

Abstract: 本发明公开了半导体器件及其制造方法。该半导体器件可以包括第一基板和在第一基板上的导电图案，其中导电图案设置为层叠地从所述基板竖直地延伸。有源柱可以在第一基板上从第一基板穿过导电图案竖直地延伸，以在第一基板上提供竖直的串晶体管。第二基板可以在导电图案和有源柱上并且与第一基板相对。外围电路晶体管可以在与第一基板相对的第二基板上，其中外围电路晶体管可以邻近并重叠导电图案中的最上面的图案。

公开(公告)号：CN102467965A

公开(公告)日：2012-05-23

申请号：CN201110363170.2

申请日：2011-11-16

Applicant: 三星电子株式会社

Inventor： 沈善一 ,  张在薰 ,  崔正达 ,  李云京 ,  金基玄

IPC: G11C16/06 ,  G11C16/14

CPC classification number: G11C16/14 ,  G11C16/0483 ,  G11C16/16 ,  G11C16/30 ,  H01L27/11582 ,  H01L29/7926

Abstract: 本发明提供了一种非易失性存储装置、擦除方法及包括该非易失性存储装置的存储系统。所述非易失性存储装置包括衬底和设置在所述衬底上的多个单元串，所述多个单元串中的每个单元串包括在垂直于所述衬底的方向上堆叠的多个单元晶体管，所述擦除方法包括步骤：将接地电压施加到与所述多个单元串的多个接地选择晶体管相连接的接地选择线；将接地电压施加到与所述多个单元串的多个串选择晶体管相连接的多个串选择线；将字线擦除电压施加到与所述多个单元串的多个存储单元相连接的多个字线；将擦除电压施加到所述衬底；响应所述擦除电压的施加来控制所述接地选择线的电压；和响应所述擦除电压的施加来控制所述多个串选择线的电压。

公开(公告)号：CN109841686B

公开(公告)日：2024-12-17

申请号：CN201811424893.7

申请日：2018-11-27

Applicant: 三星电子株式会社

Inventor： 李成润 ,  张在薰 ,  李载德 ,  李俊熙 ,  郑煐陈

IPC: H01L29/78 ,  H01L21/336 ,  H01L29/423

Abstract: 竖直型半导体装置包括：绝缘图案，其位于衬底上并且在与衬底的顶表面垂直的第一方向上彼此间隔开；沟道结构，其位于衬底上并且穿透绝缘图案；第一导电图案，其部分地填充在第一方向上彼此相邻的绝缘图案与沟道结构之间的间隙，并且在其表面中具有狭缝，狭缝在与衬底的顶表面平行的方向上延伸；以及，第二导电图案，其位于间隙中的第一导电图案上并填充狭缝。