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公开(公告)号：CN103019955A
公开(公告)日：2013-04-03
申请号：CN201110300660.8
申请日：2011-09-28
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: G06F12/08
Abstract: 本发明提供一种基于PCRAM主存应用的内存管理方法，应用在由CPU、内存以及外存构建的系统中，该内存管理方法是：将DRAM缓存作为PCRAM主存的缓存，系统将DRAM缓存中的闲置页以循环均衡方式置换到PCRAM主存；于CPU执行写数据的操作时，CPU检测DRAM缓存中是否存在要写的数据页，存在则将数据写入DRAM缓存，否则将要写的数据页由PCRAM主存读入到DRAM缓存之后再进行写操作，实现了CPU写操作时对PCRAM主存所需求的擦写次数及写速度、疲劳特性等性能的需求；于CPU执行读数据的操作时，CPU首先访问DRAM缓存，并在DRAM缓存中未读取到要访问的数据页时，CPU访问PCRAM主存进行读取，实现CPU可直接读取DRAM缓存及PCRAM主存内的数据，大大节省了系统读操作时的工作量。
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公开(公告)号：CN101694779B
公开(公告)日：2012-07-25
申请号：CN200910197499.9
申请日：2009-10-21
Applicant: 中国科学院上海微系统与信息技术研究所
Abstract: 本发明公开了一种存储器的选通方法及实现该方法的电路结构。所述存储器采用二极管作为选通器件，进行读写操作时，针对要操作的存储单元，给其位线施加操作脉冲、字线电压拉低；针对不要进行读写操作的，并与要操作单元处于同一字线的存储单元，给其位线施加一个高于字线电压的直流电压，以使得因为寄生三极管效应而产生的漏电流为零，从电路上彻底解决因为该漏电流而造成的串扰问题。上述高于字线电压的直流电压通过外围电路产生。
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公开(公告)号：CN101783172B
公开(公告)日：2012-07-04
申请号：CN200910200724.X
申请日：2009-12-24
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: G11C11/56
Abstract: 本发明揭示了一种相变存储器，所述相变存储器包括数条存储翼plane；所述plane包括n个存储块block和n个先入先出堆栈FIFO，每个block对应一个FIFO；其中，n为相变存储器并行读写位数；plane与plane之间依靠数据总线、地址总线和控制总线连接；所述block包括存储阵列、行列译码器及驱动电路。本发明提出的相变存储器，可提高相变存储器写入速度。由于每一位独立地从FIFO中取得数据，所以每一位在进行RESET或SET操作时，不会如传统并行写入方式那样受其他位是否进行SET影响，由此减少了RESET操作之后的等待时间。
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公开(公告)号：CN101795134B
公开(公告)日：2011-12-21
申请号：CN201010127286.1
申请日：2010-03-18
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H03K19/20
Abstract: 本发明涉及一种降低CMOS瞬态功耗的电路，包括由PMOS晶体管与NMOS晶体管连接构成的CMOS门电路，所述PMOS晶体管的源极接入电源电平；在该门电路上拉网络的PMOS晶体管的基极与电源之间，接入一个隔离器件，使得该基极与电源端隔离。同时对该基极增加稳压器件，使得该基极电压值保持一定范围内的恒定。由此，在门电路输入信号进行切换的过程中，不会引起由电源经过基极到输入端的馈通电流，从而降低了CMOS集成电路的瞬态功耗，又由于存在稳压器件，保证了基极电位始终不变，不会影响逻辑门电路操作。
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公开(公告)号：CN101404179A
公开(公告)日：2009-04-08
申请号：CN200810202405.8
申请日：2008-11-07
Applicant: 中国科学院上海微系统与信息技术研究所
Abstract: 本发明是一种提升相变存储器编程速度的方法及实现方法。其特征在于在存储器编程空闲时间对无数据或未存储数据部分的存储单元或者存储单元块进行全局性的SET编程操作；所述的空闲时间为存储器单元处于待机状态，没有编程的任务状态；所述的全局性的SET编程操作使所有的存储单元或者存储单元块都处于数据“1”状态。本发明还包括全局SET法的电路实现：在读、写、擦操作完成后的固有时间内监测是否有下一读、写、擦操作，如果有，则认为存储器繁忙，不进行全局SET；如果没有，则认为存储器空闲，此时启动全局SET操作。
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Patent Agency Ranking
公开(公告)号：CN101329894A
公开(公告)日：2008-12-24
申请号：CN200810040948.4
申请日：2008-07-24
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: G11C7/10
Abstract: 本发明涉及一种新型存储系统，它充分发挥相变存储器的优点，结合当今与未来擦、写速度更快与循环次数更高的存储器来实现低压、低功耗、高速与长寿命的功效。这种新型存储系统，对相变存储块进行实时的探测，以读写频率为依据，对不同的相变存储块采用不同的读写方式，通过设定读写操作频率的参考值以及主体存储器部分与副体存储器部分的容量比例来调节整个存储系统的读写次数、速度和功耗。它的另一个优点是仅仅只需修改少量的参数便可以设计出完全不同的相变存储芯片，同时也使不同应用领域的相变存储器设计纳入到一个体系中。
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公开(公告)号：CN101232037A
公开(公告)日：2008-07-30
申请号：CN200810033917.6
申请日：2008-02-26
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L27/24 , H01L23/522 , G11C11/56 , G11C16/02
Abstract: 本发明涉及多层次相变存储阵列与下层外围电路互连的方法，通过一定的互连方式实现上层相变存储阵列与下层外围电路互连。其特征在于本发明提出边缘互连、交错互连、共用字线互连和综合上述三种方式的互连等四种互连方式。并对每一种互连方式进行分析，指明其优缺点和一般适用范围。以实现高密度大容量、多层次相变存储器芯片的设计。
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公开(公告)号：CN102890963B
公开(公告)日：2016-08-17
申请号：CN201110202834.7
申请日：2011-07-20
Applicant: 中国科学院上海微系统与信息技术研究所
Abstract: 本发明提供一种非易失性随机存储器件（100），其包括由若干存储单元块（111）构成的存储单元阵列（110）以及和所述存储单元阵列（110）相连接的外围电路；所述外围电路包括用于根据地址输入信息选中相应存储单元块的地址译码电路（120）、存储所有存储单元块的操作模式信息并在控制信号（160）作用下重新写入的块操作模式信息寄存器（130）、根据块操作模式信息寄存器（130）中存储的操作模式信息输出某一写操作模式到存储单元阵列的写驱动电路（140）以及根据块操作模式信息寄存器（130）中存储的操作模式信息输出某一读操作模式到存储单元阵列的读出电路（150）。本发明兼容两种不同操作模式的相变存储器简化接口设计，节约设计面积，减少功耗，提高速度。
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公开(公告)号：CN103246610B
公开(公告)日：2016-06-15
申请号：CN201210032785.1
申请日：2012-02-14
Applicant: 中国科学院上海微系统与信息技术研究所
Abstract: 本发明提供一种基于单类型存储器的嵌入式系统的动态存储管理方法，该嵌入式系统包括预存有内核及文件系统启动加载信息和引导程序的启动程序存储区及建置有内核及文件系统的系统RAM区，该方法是在引导程序启动后，基于启动信息加载内核与文件系统；然后在系统RAM区标记出已用内存区及可用内存区；最后系统接收到更新或搬移指令时，申请系统RAM区中是否有连续可用的内存块，若是，则写入内核或文件系统的更新或搬移数据，若否，则整理该可用内存区中的碎片并将各该碎片合并成连续可用的内存块，以将内核或文件系统的更新或搬移数据写入该内存块，本发明模糊了内存与外存的界限，统一了存储架构，把外存管理纳入了内存管理之中，解决了不便管理等问题。
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公开(公告)号：CN102890963A
公开(公告)日：2013-01-23
申请号：CN201110202834.7
申请日：2011-07-20
Applicant: 中国科学院上海微系统与信息技术研究所
Abstract: 本发明提供一种非易失性随机存储器件（100），其包括由若干存储单元块（111）构成的存储单元阵列（110）以及和所述存储单元阵列（110）相连接的外围电路；所述外围电路包括用于根据地址输入信息选中相应存储单元块的地址译码电路（120）、存储所有存储单元块的操作模式信息并在控制信号（160）作用下重新写入的块操作模式信息寄存器（130）、根据块操作模式信息寄存器（130）中存储的操作模式信息输出某一写操作模式到存储单元阵列的写驱动电路（140）以及根据块操作模式信息寄存器（130）中存储的操作模式信息输出某一读操作模式到存储单元阵列的读出电路（150）。本发明兼容两种不同操作模式的相变存储器简化接口设计，节约设计面积，减少功耗，提高速度。
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