반도체 칩, 테스트 시스템 및 반도체 칩의 테스트 방법
    21.
    发明公开
    반도체 칩, 테스트 시스템 및 반도체 칩의 테스트 방법 审中-实审
    半导体芯片测试系统和半导体芯片的测试方法

    公开(公告)号:KR1020170021073A

    公开(公告)日:2017-02-27

    申请号:KR1020150115418

    申请日:2015-08-17

    CPC classification number: G01R31/318392 G01R31/31708

    Abstract: 반도체칩, 테스트시스템및 반도체칩의테스트방법이개시된다. 일실시예에따른반도체칩(semiconductor chip)은테스트요청에응답하여, 테스트펄스(test pulse)를생성하는펄스생성기(pulse generator); 직렬로연결되어, 각각, 상기테스트펄스를순차적으로전달하는다수의로직(logic)을포함하는로직체인(logic chain); 및상기로직체인의다수의로직각각의출력의레벨을검출하여, ISI(Inter Symbol Interference)의정도를나타내는검출결과를출력하는검출기를포함한다.

    Abstract translation: 半导体芯片,测试系统和测试半导体芯片的方法。 半导体芯片包括:脉冲发生器,被配置为响应于测试请求产生测试脉冲; 逻辑链,包括彼此串联连接并顺次传送测试脉冲的多个逻辑器件; 以及检测器,被配置为检测每个逻辑器件的输出信号的逻辑电平,并输出指示符号间干扰程度(ISI)的检测结果。

    서데스 시스템
    22.
    发明授权
    서데스 시스템 失效
    서데스시스템

    公开(公告)号:KR100684890B1

    公开(公告)日:2007-02-20

    申请号:KR1020050123328

    申请日:2005-12-14

    Inventor: 강대운 김진현

    Abstract: A SerDes(Serializing/Deserializing) system is provided not to be overhead to the size of the semiconductor IC by including a pipeline and a serial-parallel signal converter for transceiving a signal even if a command packet is received without gap. A controller(100) manages signal transceiving with a memory device(200). A pipeline(320) transfers the signal transceived by the controller in a serial type. A serializer of a serial-parallel signal converter(340) converts a parallel signal transferred through the pipeline into a serial signal by responding to a control signal, and transfers the serial signal to the memory device. A deserializer of the serial-parallel converter converts a serial signal received from the memory device into the parallel signal by responding to the control signal, and transfers the parallel signal to the pipeline. A control signal generation circuit(360) generates the control signal. The semiconductor IC device is a DRAM and the controller is an FPGA(Field Programmable Gate Array).

    Abstract translation: 通过包括用于收发信号的流水线和串行 - 并行信号转换器,即使命令分组没有间隙地接收,SerDes(串行化/解串行化)系统也不会受到半导体IC尺寸的开销。 控制器(100)管理与存储器装置(200)的信号收发。 流水线(320)以串行类型传送由控制器收发的信号。 串并行信号转换器(340)的串行器通过响应控制信号将通过流水线传输的并行信号转换成串行信号,并将该串行信号传送给存储器件。 串行 - 并行转换器的解串器通过响应控制信号将从存储器装置接收的串行信号转换成并行信号,并将并行信号传送到流水线。 控制信号生成电路(360)生成控制信号。 半导体IC器件是DRAM并且控制器是FPGA(现场可编程门阵列)。

    병개폐 구조
    23.
    发明公开
    병개폐 구조 无效
    瓶子的开合结构

    公开(公告)号:KR1019970061715A

    公开(公告)日:1997-09-12

    申请号:KR1019960004577

    申请日:1996-02-26

    Inventor: 강대운

    Abstract: 본 발명은 병을 개폐하는 구조에 관한 것으로 병마개와 병의 아가리부분에 2중으로 체결하는 체결수단을 형성하여 나사부를 늘리지 않고 병내부의 기밀성을 향상시킴과 나사부의 길이 증가로 인한 병 개폐시간의 낭비 또한 줄일 수 있도록 한 것이다.

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