公开(公告)号：KR102229970B1

公开(公告)日：2021-03-22

申请号：KR1020140080048A

申请日：2014-06-27

Applicant: 삼성전자주식회사

Inventor： 김현진 ,  박기태 ,  이선규 ,  임정돈 ,  전영진

IPC: G11C16/02 ,  G11C16/06

CPC classification number: G06F12/0246 ,  G06F13/1673 ,  G11C16/102 ,  G06F2212/7201 ,  G06F2212/7203 ,  G11C7/1072

Abstract: 본 발명은 불휘발성 메모리, 랜덤 액세스 메모리; 그리고 메모리 컨트롤러를 포함하는 솔리드 스테이트 드라이브에 관한 것이다. 불휘발성 메모리는, 복수의 불휘발성 메모리 칩들 및 버퍼 칩을 포함한다. 메모리 컨트롤러는, 내부 버스, 호스트 인터페이스, 메모리 인터페이스, 버퍼 제어 회로, 그리고 프로세서로 구성된다.

公开(公告)号：KR20210031278A

公开(公告)日：2021-03-19

申请号：KR1020190113036A

申请日：2019-09-11

Applicant: 삼성전자주식회사

Inventor： 신동호 ,  강경태 ,  이준하 ,  김동성 ,  이장우 ,  임정돈 ,  정병훈

IPC: G11C29/50 ,  G11C7/22

CPC classification number: G11C29/50012 ,  H03K3/017 ,  G11C7/22 ,  H03K19/21 ,  H03K5/24 ,  G11C2207/2254

Abstract: 본 개시에 따르면, 파라미터 모니터링 회로는, 제1 오프셋이 인가된 제1 코드 및 제2 오프셋이 인가된 제2 코드를 생성하도록 구성되는 코드 생성 회로, 코드 생성 회로에 의해 제공되는 제1 코드 및 제2 코드를 각각 파라미터에 적용함으로써 제1 파라미터 및 제2 파라미터를 생성하도록 구성되는 파라미터 조정 회로, 제1 파라미터에 대한 기준 파라미터 값과의 비교 결과를 나타내는 제1 비교 결과 및 제2 파라미터에 대한 기준 파라미터 값과의 비교 결과를 나타내는 제2 비교 결과를 생성하도록 구성되는 비교 회로 및 제1 비교 결과 및 제2 비교 결과를 기초로 파라미터의 에러를 검출하도록 구성되는 파라미터 에러 검출 회로를 포함할 수 있다.

公开(公告)号：KR102226370B1

公开(公告)日：2021-03-15

申请号：KR1020150006040A

申请日：2015-01-13

Applicant: 삼성전자주식회사

Inventor： 이장우 ,  김현진 ,  나대훈 ,  임정돈

IPC: G11C16/34 ,  G11C7/10 ,  G11C7/22 ,  G11C16/06 ,  G11C16/10 ,  G11C16/26 ,  G11C16/30 ,  G11C16/32

CPC classification number: H03K19/017545 ,  G11C16/3481 ,  G11C16/06 ,  G11C16/10 ,  G11C16/26 ,  G11C16/30 ,  G11C16/32 ,  G11C29/022 ,  G11C29/028 ,  G11C7/04 ,  G11C7/10 ,  G11C7/1069 ,  G11C7/1096 ,  G11C7/22 ,  G11C16/0483 ,  G11C2207/105 ,  G11C2207/108

Abstract: 본 발명은 집적 회로에 관한 것이다. 본 발명의 집적 회로는 입출력 패드, 입출력 패드에 연결되고 입출력 패드를 통해 외부 장치로 출력 신호를 출력하는 구동 회로, 입출력 패드에 연결되고 입출력 패드를 외부 장치로부터 입력 신호를 수신하는 수신 회로, 그리고 수신 회로로부터 출력되는 신호에 응답하여, 입출력 패드로 입력 신호를 전송하는 외부 장치의 터미네이션 코드를 생성하는 코드 생성기로 구성된다.

公开(公告)号：KR20210031266A

公开(公告)日：2021-03-19

申请号：KR1020190113012A

申请日：2019-09-11

Applicant: 삼성전자주식회사

Inventor： 나대훈 ,  이장우 ,  임정돈

IPC: G11C7/10 ,  G11C8/06 ,  G11C8/12

CPC classification number: G06F3/0613 ,  G11C7/1006 ,  G06F13/1642 ,  G06F13/1615 ,  G06F13/1647 ,  G06F13/1673 ,  G06F13/1684 ,  G06F3/061 ,  G06F3/0659 ,  G06F3/0679 ,  G06F3/0688 ,  G11C8/06 ,  G11C8/12

Abstract: 본 개시에 따르면, 복수의 메모리 다이들을 포함하는 메모리 장치에 구비되는 인터페이스 회로는, 복수의 메모리 다이들 각각에 대응되며, 데이터 동작 커맨드와 관련된 커맨드 정보들을 저장하는 복수의 레지스터들, 제1 어드레스 및/또는 제1 칩 선택 신호에 따라, 외부로부터 입력되는 입력 커맨드 정보를 복수의 레지스터들 중 하나의 선택된 레지스터에 제공하도록 구성되는 디멀티플렉서 회로 및 제2 어드레스 및/또는 제2 칩 선택 신호에 따라, 복수의 레지스터들 중 선택된 레지스터로부터 출력 커맨드 정보를 제공 받아, 출력 커맨드 정보를 출력하도록 구성되는 멀티플렉서 회로를 포함할 수 있다.

公开(公告)号：KR20210027896A

公开(公告)日：2021-03-11

申请号：KR1020190108936A

申请日：2019-09-03

Applicant: 삼성전자주식회사

Inventor： 이준하 ,  이선규 ,  임정돈 ,  정병훈

IPC: G11C7/10 ,  H04L25/02

CPC classification number: H01L25/0657 ,  G11C7/1048 ,  G11C16/06 ,  G11C29/00 ,  G11C5/04 ,  G11C7/1057 ,  G11C7/1084 ,  G11C7/1093 ,  H01L23/66 ,  H01L25/0652 ,  H01L25/18 ,  H04L25/0278 ,  G11C2207/2254 ,  H01L2223/6611 ,  H01L2224/32145 ,  H01L2224/32225 ,  H01L2224/48091 ,  H01L2224/48106 ,  H01L2224/48137 ,  H01L2224/48145 ,  H01L2224/48235 ,  H01L2224/49109 ,  H01L2224/73265 ,  H01L2225/06506 ,  H01L2225/0651 ,  H01L2225/06548 ,  H01L2225/06562 ,  H01L2225/06586 ,  H01L24/48 ,  H01L24/49 ,  H01L2924/14511 ,  H01L2924/15311

Abstract: 캘리브레이션 시간을 줄일 수 있는 멀티-칩 패키지 및 그것의 ZQ 캘리브레이션 방법이 개시된다. 멀티-칩 패키지의 마스터 칩에서 ZQ 저항을 이용하여 제1 ZQ 캘리브레이션 동작을 수행하고 나서, 나머지 슬레이브 칩들은 마스터 칩의 DQ 패드와 일대일 대응 관계에 기초하여, 마스터 칩의 DQ 패드의 터미네이션 저항값을 이용하여 슬레이브 칩들 각각의 DQ 패드들의 제2 ZQ 캘리브레이션 동작을 동시에 수행한다. 멀티-칩 패키지는 2번의 ZQ 캘리브레이션 동작들에 의해 ZQ 캘리브레이션을 완료하므로, 캘리브레이션 시간을 줄일 수 있다.

公开(公告)号：KR1020170023254A

公开(公告)日：2017-03-03

申请号：KR1020150116758

申请日：2015-08-19

Applicant: 삼성전자주식회사

Inventor： 이선규 ,  이태성 ,  임정돈 ,  정병훈

IPC: G11C16/32 ,  G11C16/10 ,  G11C7/22

CPC classification number: G11C7/22 ,  G06F11/10 ,  G11C7/106 ,  G11C7/1066 ,  G11C7/1087 ,  G11C7/1093 ,  G11C16/32

Abstract: 본발명은반도체메모리장치에관한것이다. 본발명의반도체메모리장치는, 외부장치로부터제 1 타이밍신호를수신하고, 상기제 1 타이밍신호의펄스폭보다긴 펄스폭으로부터점차감소되는펄스폭을갖는제 2 타이밍신호를출력하도록구성되는타이밍회로와상기제 2 타이밍신호를수신하고, 상기제 2 타이밍신호에동기되어상기외부장치로데이터를출력하는데이터입출력회로를포함한다.

Abstract translation: 本发明构思的半导体器件包括：定时电路，被配置为从外部设备接收第一脉冲宽度的第一定时信号，并输出第二定时信号，该第二定时信号的脉冲宽度从第二脉冲宽度逐渐减小， 第一定时信号的脉冲宽度和接收第二定时信号的数据输入/输出电路，并且与第二定时信号同步地将数据输出到外部设备。

公开(公告)号：KR1020160142574A

公开(公告)日：2016-12-13

申请号：KR1020150078472

申请日：2015-06-03

Applicant: 삼성전자주식회사

Inventor： 나대훈 ,  김현진 ,  임정돈

IPC: H01L23/495 ,  H01L23/48

CPC classification number: G11C8/12 ,  G11C5/02 ,  G11C5/04 ,  G11C5/063 ,  G11C16/08 ,  G11C16/10 ,  G11C16/26 ,  G11C29/022 ,  G11C29/48 ,  G11C2029/4402 ,  H01L23/50 ,  H01L23/5256 ,  H01L24/06 ,  H01L24/48 ,  H01L25/0657 ,  H01L2224/48137 ,  H01L2224/48177 ,  H01L2225/06506 ,  H01L2924/00014 ,  H01L2924/1438 ,  H01L2224/45099

Abstract: 반도체패키지는외부단자, 인터페이스칩, 및반도체칩을포함한다. 인터페이스칩은외부단자와본딩(bonding)되는외부인터페이스패드, 복수의내부인터페이스패드들, 및외부인터페이스패드와복수의내부인터페이스패드들사이에연결되는인터페이스회로를포함한다. 반도체칩은복수의내부인터페이스패드들중의하나에선택적으로본딩되는신호패드를포함한다. 인터페이스회로는, 복수의내부인터페이스패드들중에서신호패드와본딩되는선택패드와외부인터페이스패드사이의연결을활성화시키고, 복수의내부인터페이스패드들중에서신호패드와본딩되지않은비선택패드들과외부인터페이스패드사이의연결을비활성화시킨다.

Abstract translation: 半导体封装包括外部电极，接口芯片和半导体芯片。 接口芯片包括接合到外部电极的外部接口焊盘，多个内部接口焊盘以及耦合在外部接口焊盘和多个内部接口焊盘之间的接口电路。 半导体芯片包括选择性地结合到多个内部接口焊盘之一的信号焊盘。 接口电路激活所选择的焊盘之间的连接，所述焊盘对应于在多个内部接口焊盘之间被结合到信号焊盘的焊盘和外部接口焊盘，并且去激活未选择的焊盘之间的连接，焊盘对应于焊盘 未被接合到多个内部接口焊盘中的信号焊盘和外部接口焊盘。

公开(公告)号：KR1020160090950A

公开(公告)日：2016-08-02

申请号：KR1020150010609

申请日：2015-01-22

Applicant: 삼성전자주식회사

Inventor： 나대훈 ,  김채훈 ,  김현진 ,  이장우 ,  임정돈

IPC: G11C29/02 ,  G06F12/02 ,  G11C29/04 ,  G11C29/54 ,  G11C29/12

CPC classification number: G01R31/31716 ,  G01R31/2884 ,  G01R31/3177 ,  G11C29/02 ,  G06F12/0238 ,  G11C29/04 ,  G11C29/54 ,  G11C2029/0405 ,  G11C2029/1206

Abstract: 본발명은집적회로에관한것이다. 본발명의집적회로는, 제1 및제2 패드들, 제1 패드와연결되는제1 수신회로및 제1 구동회로, 제2 패드와연결되는제2 수신회로및 제2 구동회로, 그리고제1 수신회로와전기적으로연결되는제1 입력, 제1 구동회로와전기적으로연결되는제1 출력, 제2 구동회로와전기적으로연결되는제2 출력, 그리고제2 수신회로와전기적으로연결되는제2 입력을포함하는루프백회로로구성된다. 정상모드시에, 루프백회로는제1 입력과제2 출력을전기적으로연결하고그리고제2 입력과제1 출력을전기적으로연결한다. 테스트모드시에, 루프백회로는제1 입력과제1 출력을전기적으로연결한다.

Abstract translation: 本发明涉及一种支持改进测试方法的集成电路。 根据本发明，集成电路包括：第一和第二焊盘; 第一接收电路和连接到第一焊盘的第一驱动电路; 第二接收电路和连接到第二焊盘的第二驱动电路; 以及环回电路，包括电连接到第一接收电路的第一输入端，电连接到第一驱动电路的第一输出端，​​电连接到第二驱动电路的第二输出端和与第二接收电路电连接的第二输入端。 环回电路电连接第一输入和第二输出，并以正常模式电连接第一输出和第二输入。 回路电路在测试模式下电连接第一输入和第一输出。

公开(公告)号：KR1020130092299A

公开(公告)日：2013-08-20

申请号：KR1020120013948

申请日：2012-02-10

Applicant: 삼성전자주식회사

Inventor： 김시홍 ,  배승준 ,  임정돈 ,  김혜란 ,  설호석

IPC: G11C7/22 ,  G11C7/10 ,  G11C5/02

CPC classification number: G11C8/18 ,  G11C7/10 ,  G11C7/1066 ,  G11C7/222 ,  G11C11/41 ,  G11C29/023 ,  G11C29/028 ,  G11C2207/2272

Abstract: PURPOSE: A latency control circuit and a semiconductor memory device including the same achieve column address strobe (CAS) latency suitable to a high frequency operation and having a big value by simplifying the configuration of a multiplexer for multiplexing a sampling clock signal. CONSTITUTION: A multiplexer (120) performs multiplexing for multiple sampling clock signals and generates multiple sampling control signals in response to CAS latency. A transfer control signal generating circuit (170) generates multiple transfer control signals having different phases based on an output clock signal. A latency control signal generating circuit (130) generates a delayed reading information signal in response to a CAS latency signal and an internal clock signal and generates a latency control signal based on the delayed reading information signal in response to the sampling control signals and the transfer control signals.

Abstract translation: 目的：一种等待时间控制电路和半导体存储器件，其包括通过简化用于多路复用采样时钟信号的多路复用器的配置来实现适用于高频操作并具有大的值的列地址选通（CAS）延迟。 构成：多路复用器（120）对多个采样时钟信号执行多路复用，并根据CAS延迟产生多个采样控制信号。 传输控制信号发生电路（170）基于输出时钟信号产生具有不同相位的多个传输控制信号。 等待时间控制信号发生电路（130）响应于CAS等待时间信号和内部时钟信号产生延迟的读取信息信号，并且响应于采样控制信号和传送而产生基于延迟读取信息信号的等待时间控制信号 控制信号。

公开(公告)号：KR100691351B1

公开(公告)日：2007-03-12

申请号：KR1020050067409

申请日：2005-07-25

Applicant: 삼성전자주식회사

Inventor： 임정돈

IPC: H03K19/00

CPC classification number: H03K19/01721

Abstract: 송신회로와 수신회로 사이에 긴 배선(routing)이 있는 경우 전력소모를 줄일 수 있는 반도체 집적회로가 개시되어 있다. 송신회로는 내부회로, 제 1 분압회로, 제 2 분압회로, 지연회로, 제 1 스위칭 회로, 및 제 2 스위칭 회로를 구비한다. 제 1 분압회로는 제 1 전원전압과 내부회로 사이에 결합되어 있고, 제 2 분압회로는 제 2 전원전압과 내부회로 사이에 결합되어 있다. 지연회로는 내부회로의 출력신호를 소정시간 지연시키고 스위칭 제어신호를 발생시킨다. 제 1 스위칭 회로는 제 1 전원전압과 내부회로 사이에 결합되어 있고 스위칭 제어신호에 응답하여 스위칭한다. 제 2 스위칭 회로는 제 2 전원전압과 내부회로 사이에 결합되어 있고 스위칭 제어신호에 응답하여 스위칭한다. 따라서, 반도체 집적회로는 출력전압의 스윙 범위를 줄임으로써 전력소모를 줄일 수 있고 신호의 전송속도를 높일 수 있다.

Abstract translation: 公开了一种在发送电路和接收电路之间存在较长布线时能够降低功耗的半导体集成电路。 发送电路包括内部电路，第一分压电路，第二分压电路，延迟电路，第一开关电路和第二开关电路。 第一部分电路可以将第一电源电压之间耦合到内部电路，第二分压电路被耦合在所述第二电源电压提供给内部电路之间。 延迟电路将内部电路的输出信号延迟预定时间并产生开关控制信号。 第一开关电路耦合在第一电源电压和内部电路之间，并且响应于开关控制信号而开关。 第二开关电路耦合在第二电源电压和内部电路之间，并响应于开关控制信号而开关。 因此，半导体集成电路可以通过减小输出电压的摆动范围来降低功耗和信号的传输速度。