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公开(公告)号：KR1020070059735A
公开(公告)日：2007-06-12
申请号：KR1020050118927
申请日：2005-12-07
Applicant: 삼성전자주식회사
Abstract: A semiconductor memory system is provided to transceive data between a memory controller and a memory device by using a half-duplex mode SERDES(SERializer/DESerializer) chip, and reduce skew between pins and a manufacturing cost by reducing the number of pins, as a half-duplex mode is applied. The memory device(300) transceives a signal with the memory controller(100). The SERDES chip(200) selectively provides a path between the memory controller and the memory device to perform transmission/reception through one I/O(Input/Output) pin. The SERDES chip includes an instruction interpreter(260) selectively providing a controller and memory transmitter enable signal by receiving an instruction from the memory controller, a read replica circuit(280), and a write replica circuit(270). The read replica circuit synchronizes a time point for transmitting the data to the memory controller by responding to the controller transmitter enable signal. The write replica circuit synchronizes the time point for transmitting the data to the memory device by responding to the memory transmitter enable signal.
Abstract translation: 提供了一种半导体存储器系统，通过使用半双工模式SERDES（SERializer / DESerializer）芯片来在存储器控制器和存储器件之间收发数据，并通过减少引脚数来减少引脚之间的偏斜和制造成本，如 半双工模式被应用。 存储装置（300）用存储器控制器（100）收发信号。 SERDES芯片（200）选择性地提供存储器控制器和存储器件之间的路径，以通过一个I / O（输入/输出）引脚进行发送/接收。 SERDES芯片包括通过从存储器控制器，读取复制电路（280）和写入复制电路（270）接收指令来选择性地提供控制器和存储器发送器使能信号的指令解释器（260）。 读取复制电路通过响应控制器发送器使能信号来同步用于将数据发送到存储器控制器的时间点。 写复制电路通过响应存储器发送器使能信号来同步用于将数据发送到存储器件的时间点。
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公开(公告)号：KR1020020066839A
公开(公告)日：2002-08-21
申请号：KR1020010007271
申请日：2001-02-14
Applicant: 삼성전자주식회사
IPC: G11C7/10
CPC classification number: G11C29/12
Abstract: PURPOSE: An input/output circuit and a current control circuit of a semiconductor memory device are provided to prevent leakage of current in a test mode such as a burn-in test by forming the input/output circuit and the current control circuit insensitive to a change of a fabrication process, a variation of a voltage level of an input/output pin, and a variation of temperature. CONSTITUTION: The first and the second transfer portions(33,34) are formed by CMOS transfer gates. The first transfer portion(33) transfers low voltage(VOL) of the first input/output pin(31) in response to a current control enable signal(CCE). The second transfer portion(34) transfers high voltage(VOH) of the second input/output pin(32) in response to the current control enable signal(CCE). A voltage distributor(35) generates a mean value of the low voltage(VOL) and the high voltage(VOH). A comparator(36) compares the mean value(Vcmp) with reference voltage(Vref). A current control counter(37) generates control bits(ICTR0-ICTR5) in response to an output of the comparator(36). Resistances(R33,R34) of the first and the second transfer portions(33,34) are used for preventing leakage of current.
Abstract translation: 目的：提供半导体存储器件的输入/输出电路和电流控制电路，以防止在诸如老化测试之类的测试模式中的电流泄漏，通过形成不敏感的输入/输出电路和电流控制电路 制造过程的变化，输入/输出引脚的电压电平的变化以及温度的变化。 构成：第一和第二传送部分（33,34）由CMOS传输门形成。 第一传送部分（33）响应于电流控制使能信号（CCE）传送第一输入/输出引脚（31）的低电压（VOL）。 第二传送部分（34）响应于电流控制使能信号（CCE）传送第二输入/输出引脚（32）的高电压（VOH）。 电压分配器（35）产生低电压（VOL）和高电压（VOH）的平均值。 比较器（36）将平均值（Vcmp）与参考电压（Vref）进行比较。 电流控制计数器（37）响应于比较器（36）的输出产生控制位（ICTR0-ICTR5）。 第一和第二转印部分（33,34）的电阻（R33，R34）用于防止电流泄漏。
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公开(公告)号：KR1019970056603A
公开(公告)日：1997-07-31
申请号：KR1019950061326
申请日：1995-12-28
Applicant: 삼성전자주식회사
Inventor： 강대운
IPC: G11C11/401
Abstract: 본 발명은 다이나믹 램의 리프레쉬 방법 및 회로를 공개한다. 그 방법은 테스트 모드인지를 판단하는 테스트 모드 판단단계, 테스트 모드인 경우에는 외부 리셋신호를 출력시키는 제1리셋시니호 출력단계, 테스트 모드가 아닌 경우에는 내부 디지탈 프로세서로부터의 리프레쉬 싸이클보다 펄스폭이 짧은 리셋신호를 출력시키는 제2리셋신호 출력단계 및 제1리셋신호 또는 제2리셋신호를 리셋신호로 하여 리프레쉬 신호를 출력하는 리프레쉬 신호 출력단계를 포함하고, 그 회로는 외부 리셋신호 또는 내부 디지탈 프로세서로부터의 리셋신호 중에서 하나를 출력하는 다중신호선택기 및 다중신호선택기의 출력신호를 리셋신호로 하여 리프레쉬 신호를 출력하는 플립플롭으로 구성되어 있다. 따라서, 테스트시 사용되는 외부 리셋신호를 리프레쉬 회로의 리셋단에 직접 연결하여 사용하는 종래의 리스레쉬 회로에서 발생할 수 있는 다이나믹 램의 데이타 상실을 방지할 수 있는 장점이 있다.
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公开(公告)号：KR100657839B1
公开(公告)日：2006-12-14
申请号：KR1020040039139
申请日：2004-05-31
Applicant: 삼성전자주식회사
Inventor： 강대운
IPC: G11C7/22
CPC classification number: H03K5/13 , H03K2005/0013 , H03K2005/00208
Abstract: 전원 전압의 노이즈에 둔감한 전압 제어 발진기에 사용되는 차동 입력 및 출력을 가지는 딜레이 셀(Delay cell)의 구조가 개시된다. 위상 고정 루프(phase locked loops; PLL)와 같은 아날로그 회로를 구현하는 데 있어서 필요한 전압제어발진기(VCO, Voltage controlled oscillator)의 딜레이 셀은 전원 전압의 노이즈에 의해서 딜레이 값이 증감하는 현상을 나타낸다.
본 발명은 딜레이 셀의 출력단에 커패시턴스가 가변적인 커패시터부를 추가로 포함시키고 전원 전압과의 관계에서 적절한 바이어스 전압을 가함으로써 전원 전압의 노이즈에 의한 시정수의 변화를 보상할 수 있도록 하여 전원 전압의 노이즈에 매우 둔감하거나 전원 전압의 노이즈를 역으로 보상하는 딜레이 셀을 구현하였다.-
Patent Agency Ranking
公开(公告)号：KR100546402B1
公开(公告)日：2006-01-26
申请号：KR1020040008643
申请日：2004-02-10
Applicant: 삼성전자주식회사
IPC: H01L23/48
CPC classification number: H01L23/50 , G11C2207/105 , H01L27/10897 , H01L2924/0002 , Y10T29/49155 , H01L2924/00
Abstract: 멀티-로우 패드 구조를 가지는 반도체 장치가 개시된다. 반도체 장치는 제1 로우 패드, 제2 로우 패드, 및 제3 로우 패드를 포함한다. 제2 로우 패드는 제1 로우 패드 아래에 배치되고, 제3 로우 패드는 제2 로우 패드 아래에 배치된다. 제1, 제2, 및 제3 로우 패드들은 파워 패드 또는 시그널 패드를 각각 포함하며, 센터 패드 배치 방식으로 배치된다. 반도체 장치는 센터 패드 배치 방식으로 배치되고 파워 패드 또는 시그널 패드를 각각 포함하는 제4 로우 패드 이상의 멀티-로우 패드를 더 포함한다. 3 로우 패드 구조 이상의 멀티-로우 패드 구조에 포함된 패드들에 본딩되는 연결선들은 서로 교차하지 않고 반도체 장치의 수평축을 기준으로 하여 상방향 또는 하방향 중 어느 하나의 방향으로 배치되어 패키지용 인쇄 회로 기판의 대응되는 솔더 볼들에 본딩된다. 반도체 장치는 3 로우 패드 구조 이상의 멀티-로우 패드 구조를 가지므로, 칩 사이즈가 작더라도 보다 많은 개수의 패드들을 포함할 수 있다.
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公开(公告)号：KR1020050113969A
公开(公告)日：2005-12-05
申请号：KR1020040039139
申请日：2004-05-31
Applicant: 삼성전자주식회사
Inventor： 강대운
IPC: G11C7/22
CPC classification number: H03K5/13 , H03K2005/0013 , H03K2005/00208 , G11C7/22 , H03F3/45 , H03K19/018514
Abstract: A differential type delay cell includes a differential amplifier and first and second output capacitor circuits. The differential amplifier is configured to amplify a differential input signal to generate an amplified differential output signal at a pair of output nodes of the delay cell. The first and second output capacitor circuits are respectively coupled to a different one of the output nodes, and are configured to have a variable capacitance that varies in response to variation in a power supply voltage.
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公开(公告)号：KR1020050080581A
公开(公告)日：2005-08-17
申请号：KR1020040008643
申请日：2004-02-10
Applicant: 삼성전자주식회사
IPC: H01L23/48
CPC classification number: H01L23/50 , G11C2207/105 , H01L27/10897 , H01L2924/0002 , Y10T29/49155 , H01L2924/00
Abstract: 멀티-로우 패드 구조를 가지는 반도체 장치가 개시된다. 반도체 장치는 제1 로우 패드, 제2 로우 패드, 및 제3 로우 패드를 포함한다. 제2 로우 패드는 제1 로우 패드 아래에 배치되고, 제3 로우 패드는 제2 로우 패드 아래에 배치된다. 제1, 제2, 및 제3 로우 패드들은 파워 패드 또는 시그널 패드를 각각 포함하며, 센터 패드 배치 방식으로 배치된다. 반도체 장치는 센터 패드 배치 방식으로 배치되고 파워 패드 또는 시그널 패드를 각각 포함하는 제4 로우 패드 이상의 멀티-로우 패드를 더 포함한다. 3 로우 패드 구조 이상의 멀티-로우 패드 구조에 포함된 패드들에 본딩되는 연결선들은 서로 교차하지 않고 반도체 장치의 수평축을 기준으로 하여 상방향 또는 하방향 중 어느 하나의 방향으로 배치되어 패키지용 인쇄 회로 기판의 대응되는 솔더 볼들에 본딩된다. 반도체 장치는 3 로우 패드 구조 이상의 멀티-로우 패드 구조를 가지므로, 칩 사이즈가 작더라도 보다 많은 개수의 패드들을 포함할 수 있다.
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公开(公告)号：KR1020010037846A
公开(公告)日：2001-05-15
申请号：KR1019990045568
申请日：1999-10-20
Applicant: 삼성전자주식회사
IPC: H01L21/60
CPC classification number: H01L24/05 , H01L2224/04042 , H01L2224/05 , H01L2224/4847 , H01L2924/00
Abstract: PURPOSE: A pad structure having tolerance regarding tension applied to a bonding wire is provided to prevent a pad from being thrown away, by using via holes installed in a direction perpendicular to a progress direction of the bonding wire. CONSTITUTION: A bonding pad(20) is connected to a package pin through a bonding wire(10). A lower conductive layer is formed on a semiconductor substrate. An insulating layer is formed on the conductive layer. Via holes(30) are built in the insulating layer. The via holes have a length corresponding to a side of the bonding pad, installed in a direction that the bonding wire is wired. An upper conductive layer is connected to the lower conductive layer, burying the via holes.
Abstract translation: 目的：通过使用安装在与接合线的行进方向垂直的方向上的通孔，提供对施加到接合线的张力的公差的衬垫结构，以防止衬垫被丢弃。 构成：焊盘（20）通过接合线（10）连接到封装销。 在半导体衬底上形成下导电层。 在导电层上形成绝缘层。 通孔（30）内置在绝缘层中。 所述通孔的长度对应于所述接合焊盘的与所述接合线接合的方向安装的一侧。 上导电层连接到下导电层，埋入通孔。
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公开(公告)号：KR100269573B1
公开(公告)日：2000-10-16
申请号：KR1019950036889
申请日：1995-10-24
Applicant: 삼성전자주식회사
Inventor： 강대운
IPC: G06F3/16
Abstract: PURPOSE: An audio data access method of a memory using a parity bit is provided to search a damaged bit in a memory device and store and read a certain audio data without a damaged bit. CONSTITUTION: An audio data which will be stored in a memory is temporarily stored in a data storing register(S11). a parity generator generates and combines a parity bit(S12) and applies to the memory and stored therein(S13). When the audio data is stored, the stored data is read(S14), and the parity search unit searches a parity bit and judges whether an error occurs. If an error occurred, an address is increased(S16). The routine is returned to S13. If an error does not occur, the stored audio data is continuously stored(S17), and an address is increased. In the case that the audio data is stored in the memory, a parity bit is combined with the audio data. It is judged whether an error occurs by reading a stored corresponding data. If the error does not occur, the address is stored, and if the error occurs, the audio data I stored into the next address, and it is checked whether an error occurs. When reading the audio data stored in the memory, the audio data stored in the memory(S21) is read and is temporarily stored in the data read register, and a parity is searched(S22) for thereby judging whether an error occurs. If the error does not occur, it is judged that the audio data is normally stored.
Abstract translation: 目的：提供使用奇偶校验位的存储器的音频数据访问方法来搜索存储器件中的损坏位，并存储和读取某个音频数据而不会损坏位。 构成：将存储在存储器中的音频数据临时存储在数据存储寄存器（S11）中。 奇偶校验发生器产生并组合奇偶校验位（S12）并将其应用于存储器并存储在其中（S13）。 当存储音频数据时，读取存储的数据（S14），并且奇偶校验搜索单元搜索奇偶校验位并判断是否发生错误。 如果发生错误，则增加地址（S16）。 程序返回到S13。 如果不发生错误，则存储的音频数据被连续地存储（S17），并增加地址。 在音频数据存储在存储器中的情况下，奇偶校验位与音频数据组合。 通过读取存储的相应数据来判断是否发生错误。 如果没有发生错误，则存储地址，如果发生错误，则将音频数据I存储到下一个地址，并检查是否发生错误。 当读取存储在存储器中的音频数据时，存储在存储器（S21）中的音频数据被读取并被临时存储在数据读取寄存器中，并且搜索奇偶校验（S22），从而判断是否发生错误。 如果不发生错误，则判断音频数据是正常存储的。
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