公开(公告)号：KR100212136B1

公开(公告)日：1999-08-02

申请号：KR1019960016306

申请日：1996-05-15

Applicant: 삼성전자주식회사

Inventor： 김헌철 ,  조창현

IPC: G11C29/00

Abstract: 본 발명은 동적 메모리 장치의 테스트 회로를 공개한다. 그 회로는 동적 메모리 장치, 및 상기 동적 메모리 장치의 셀이 억세스되는 시간간격이 상기 동적 메모리 장치의 스펙에서 요구하는 리플레쉬 시간보다 큰 경우에 리플레쉬 횟수를 결정하고, 리플레쉬 포인트 어드레스를 결정하기 위한 비스트 제어수단, 상기 동적 메모리 장치의 테스트를 위한 어드레스를 발생하기 위한 어드레스 발생수단, 상기 어드레스 발생수단에 의해서 발생된 어드레스에 해당하는 데이타를 발생하기 위한 데이타 발생수단, 및 상기 어드레스 발생수단에 의해서 발생된 어드레스와 상기 비스트 제어수단에 의해서 발생된 리플레쉬 포인트 어드레스가 동일한지를 비교하여 동일하면, 상기 어드레스 발생수단을 디스에이블하고 상기 비교수단의 출력신호가 동일하면, 리플레쉬 어드레스를 발생하여 상기 동적 메모리 장치를 리플� ��쉬하기 위한 리플레쉬 어드레스를 발생하기 위한 리플레쉬 어드레스 발생수단을 구비한 비스트로 구성되어 있다. 따라서, 테스트중에 동적 메모리 장치를 효과적으로 리플레쉬할 수 있다.

公开(公告)号：KR1019990047439A

公开(公告)日：1999-07-05

申请号：KR1019970065848

申请日：1997-12-04

Applicant: 삼성전자주식회사

Inventor： 김헌철

IPC: G01R31/28

Abstract: 본 발명은 아날로그 블록(Analog Block)과 디지탈 블록(Digital Block)을 포함하는 혼합 디바이스(Mixed Device)에서 디지탈 블록을 효율적 테스트 할 수 있는 인터페이스 회로(Interface Circuit)에 관한 것으로, 디지탈 블록의 입/출력단에 복수개의 플립-플롭들을 이용하여 스캔 체인 회로(Scan Chain Circuit)를 구성하여 디지탈 블록의 테스트를 위한 데이터 입력과, 테스트 결과에 따른 데이터를 외부로 입/출력 할 수 있다. 그리고 복수개의 멀티플렉서들을 구성하여 정상 모드와 테스트 모드에 따라 디지탈 블록의 입/출력을 선택적으로 처리한다.

公开(公告)号：KR100161811B1

公开(公告)日：1999-03-20

申请号：KR1019950047581

申请日：1995-12-07

Applicant: 삼성전자주식회사

Inventor： 백상현 ,  김헌철

IPC: H03K5/00

Abstract: 본 발명은 클럭 제어회로 및 이를 이용한 시스템을 공개한다. 그 회로는 테스트 모드 신호 및 쉬프트 모드신호에 응답하여 정상 모드시에는 정상 인에이블신호를 출력하고, 클럭 제어모드시에는 제1상태의 신호를 출력하고, 부분 클럭킹 모드시에는 테스트 인에이블 신호를 출력하기 위한 멀티플렉서, 상기 쉬프트 모드 신호 및 클럭신호를 논리곱한 신호에 응답하여 테스트 인에이블 제어신호를 저장하고 테스트 인에이블 신호로 출력하기 위한 플립플롭, 및 상기 제2상태의 클럭신호에 응답하여 상기 선택수단의 출력신호를 전송하고, 상기 제1상태의 클럭신호에 응답하여 상기 전송된 신호를 래치하고, 상기 클럭신호에 응답하여 상기 래치된 신호를 시스템 클럭신호로 출력하기 위한 클럭신호 발생부로 구성되어 있다. 따라서, 정상 모드시에는 정상 인에이블 신호를 제어하여 동작이 불필요한 블록들의 동작을 디스에이블시킴으로써 전력 소모를 줄일 수 있다. 그리고, 테스트 모드시에 클럭 제어모드에서 부분 클럭킹 모드로 또는 부분 클럭킹 모드에서 클럭 제어모드로 번갈아가면서 테스트를 수행하게 되는데 이때, 클럭신호를 디스에이블시킬 필요가 없으므로 테스트 속도를 향상시킬 수 있다.

公开(公告)号：KR1019990008622A

公开(公告)日：1999-02-05

申请号：KR1019970030662

申请日：1997-07-02

Applicant: 삼성전자주식회사

Inventor： 김헌철

IPC: G06F11/263

Abstract: 사용 가능한 모든 어드레스들 또는 사용 가능한 모든 어드레스들중에서 상위 어드레스(들) 또는 중간 어드레스(들)을 사용하지 않는 동적 메모리를 테스트하기 위한 어드레스를 간단히 발생하는 동적 메모리 테스트 회로의 어드레스 발생 장치 및 방법이 개시된다. 이 장치는 동적 메모리가 사용하는 어드레스를 상향 카운팅하여 상향 어드레스를 구하고, N 비트의 카운팅된 값을 반전하여 하향 카운팅된 하향 어드레스를 구하거나 최대 어드레스로부터 N 비트의 카운팅된 값을 감산하여 하향 어드레스를 구하거나 N 비트의 카운팅된 값에서 MSB 쪽을 반전한 비트와 동적 메모리에서 사용되는 최대 어드레스의 LSB 쪽으로부터 N 비트의 카운팅된 값의 LSB 쪽을 감산한 비트를 합성하여 하향 어드레스를 구하며, 하향 어드레스와 상향 어드레스를 동적 메모리를 테스트하는 단계에 상응하여 선택적으로 동적 메모리를 테스트하기 위한 어드레스로서 발생하는 것을 특징으로 한다. 그러므로, 비스트 제어부가 간단하게 구현될 수 있고, 종래의 어드레스 발생 회로에 비해 구성이 간단한 효과가 있다.

公开(公告)号：KR1019970055391A

公开(公告)日：1997-07-31

申请号：KR1019950047581

申请日：1995-12-07

Applicant: 삼성전자주식회사

Inventor： 백상현 ,  김헌철

IPC: H03K5/00

Abstract: 본 발명은 클럭 제어회로 및 이를 이용한 시스템을 공개한다. 그 회로는 테스트 모드 및 쉬프트 모드신호에 응답하여 동작 모드가 결정되고, 정상 동작 모드에서는 정상 동작 인에이블 신호를 클럭 제어 모드에서는 "로우"레벨의 신호를, 부분 클럭킹 모드에서는 상기 클럭 제어 모드에서 입력된 테스트 동작 인에이블 신호를 각각 출력하기 위한 멀티플렉서, 클럭신호에 의해서 인에이블되고 상기 쉬프트 모드신호에 응답하여 상기 테스트 동작 인에이블 신호를 출력하기 위한 플립플롭, 및 상기 클럭신호에 응답하여 상기 멀티플렉서에 의해서 선택된 신호를 래치하여 출력하기 위한 래치회로로 구성되어 있다. 따라서, 전력소모를 줄일 수 있으며, 테스트 벡터생성에 있어서 유리하다.

公开(公告)号：KR1019960038621A

公开(公告)日：1996-11-21

申请号：KR1019950008990

申请日：1995-04-17

Applicant: 삼성전자주식회사

Inventor： 김호룡 ,  백상현 ,  김헌철 ,  조창현

IPC: G06F12/16 ,  G06F11/22

Abstract: 본 발명은 램 테스트를 위한 최적 데이타 발생기에 관한 것으로, 램(15) 위치를 지정하기 위한 번지를 발생시켜 출력하는 번지 발생기(11)와, 멀티플렉서(41)와 시프트 레지스터(42)로 이루어져 있어 데이타 백그라운드를 발생시켜 출력하는 데이타 발생기(40)와; 램(15)으로부터 읽어낸 데이타를 기대하는 패턴과 비교하는 데이타 비교기(13)와; 램 비스트(10)의 전체 흐름을 제어하는 비스트 제어기(14)와; 데이타를 쓸 수도 있고 읽어낼 수도 있는 기능을 갖는 램(15)으로 구성되었으며, 램을 테스트할 때 자체에 내장된 테스트 회로가 차지하는 면적 문제(Area Overhead)와 처리 시간 문제(Time Overhead) 및 데이타 크기에 의존된 회로 구성 문제를 해결하기 위한 램 테스트를 위한 최적 데이타 발생기에 관한 것이다.