公开(公告)号：KR1020010076937A

公开(公告)日：2001-08-17

申请号：KR1020000004376

申请日：2000-01-28

Applicant: 삼성전자주식회사

Inventor： 박진영 ,  김헌철

IPC: G11C29/00

CPC classification number: G11C29/72 ,  G11C29/44 ,  G11C29/4401

Abstract: PURPOSE: An IC(integrated circuit) semiconductor device with a magnetic restoring circuit for a built-in memory and a method of restoring memory are provided to precisely test defect of the built-in memory having multiple redundancies. CONSTITUTION: A built-in memory(30) has a plurality of row redundancies and a plurality of column redundancies. A self-test circuit detects defect of the memory. A self-restoring circuit stores information of the defect detected from the self-test circuit and decides a restoring method of the defect responding to the information and then generates addresses restored by the restoring method to the built-in memory. In the self-restoring circuit, a self-test controller(21) controls an entire operation of the self-restoring circuit. The first restoring portion stores defect row addresses generated in the memory and the number of defects generated in the corresponding row.

Abstract translation: 目的：提供具有用于内置存储器的磁恢复电路的IC（集成电路）半导体器件和恢复存储器的方法，以精确测试具有多个冗余的内置存储器的缺陷。 构成：内置存储器（30）具有多个行冗余和多个列冗余。 自检电路检测存储器的缺陷。 自恢复电路存储从自检电路检测到的缺陷的信息，并根据该信息确定缺陷的恢复方法，然后通过恢复方法产生恢复到内置存储器的地址。 在自恢复电路中，自检控制器（21）控制自恢复电路的整个操作。 第一恢复部存储在存储器中生成的缺陷行地址和在相应行中生成的缺陷的数量。

公开(公告)号：KR1019980028174A

公开(公告)日：1998-07-15

申请号：KR1019960047171

申请日：1996-10-21

Applicant: 삼성전자주식회사

Inventor： 김헌철

IPC: G01R3/00 ,  G11C29/00

Abstract: 본 발명은 LFSR, MISR 및 이들을 이용한 MIST 회로를 공개한다. 메모리를 가지는 소정 회로의 시험 대상 회로를 테스트할 목적으로 소정 회로에 내장되는 그 회로는, 다수개의 배타적 논리합들과 선택수단들로 구성되는 제1논리부 및 메모리의 일부인 제1메모리를 포함하여 원시 다항식을 수행하는 LFSR과, 다수개의 배타적 논리합들과 선택수단들로 구성되는 제2논리부 및 메모리의 일부인 제2메모리를 포함하여 원시 다항식을 수행하는 MISR 및 제1 및 제2메모리와 시험 대상 회로간의 데이타 입출력을 제어하고, 제1 및 제2논리부의 선택수단들을 제어하는 선택신호를 각각 출력하며, 시험 대상 회로를 제어하여 시험 대상 회로의 연산 결과를 비교하여 테스트를 수행하는 비스트 제어부를 구비하는 것을 특징으로 하고, 테스트 하고자 하는 회로의 입력 및 출력수와 무관하게 BIST의 면적이 줄어드는 효과가 있다.

公开(公告)号：KR100468675B1

公开(公告)日：2005-03-16

申请号：KR1019970035208

申请日：1997-07-25

Applicant: 삼성전자주식회사

Inventor： 김헌철 ,  전홍신

IPC: G11C29/12 ,  G11C29/00 ,  G01R31/26 ,  H01L21/66

Abstract: PURPOSE: An apparatus and a method for generating an address for an SRAM(Static Random Access Memory) BIST(Built-In Self Test) circuit are provided to reduce size of the BIST circuit by using only one up-counter. CONSTITUTION: An apparatus for generating an address for a built-in self test circuit of a memory having addresses with the square of 2, and includes an up-counter(201), an inverter(203), and a selector(205). The up-counter(201) generates a first address(ADDR1) which is sequentially increased. The inverter(203) inverts the first address to generate a sequentially decreasing second address. The selector(205) selects either one of the first and second addresses in response to a control signal and outputs the selected result as the address to be tested.

公开(公告)号：KR100143125B1

公开(公告)日：1998-08-17

申请号：KR1019950012412

申请日：1995-05-18

Applicant: 삼성전자주식회사

Inventor： 김헌철 ,  김호룡 ,  백상현 ,  조창현

IPC: G06F11/22

CPC classification number: G11C29/10

Abstract: 이 발명은 메모리 회로 또는 메모리 회로를 포함하는 대용량 집적회로(VLSI : Very Large Sale Integrated circuit)등에 적용되는 어드레스 데이타 백그라운드(ADB : Address Data Background)를 이용한 단방향 어드레스 메모리(SOA memory : Single-Order Addressed memory)의 테스트 방법에 관한 것으로서, N개의 서로 다른 어드레스를 가지는 단방향 어드레스 메모리의 (log
2 N+1)개의 어드레스 데이타 백그라운드에 대해 메모리 테스트 동작을 수행하여 테스트 벡터를 줄임으로서 테스트 시간을 감소시키고 하드웨어로의 구현이 간단하도록 한 단방향 어드레스 메모리의 테스트 방법을 제공할 수 있다.

公开(公告)号：KR1019960042355A

公开(公告)日：1996-12-21

申请号：KR1019950012412

申请日：1995-05-18

Applicant: 삼성전자주식회사

Inventor： 김헌철 ,  김호룡 ,  백상현 ,  조창현

IPC: G06F11/22

Abstract: 이 발명은 메모리 회로 또는 메모리 회로를 포함하는 대용량 집적회로(VLSI : Very Large Sale Integrated circuit)등에적용되는 어드레스 데이타 백그라운드(ADB : Address Data Background)를 이용한 단방향 어드레스 메모리(SOA memory :Single-Order Addressed memory)의 테스트 방법에 관한 것으로서, N개의 서로 다른 어드레스를 가지는 단방향 어드레스메모리의 (log
2 N+1)개의 어드레스 데이타 백그라운드에 대해 메모리 테스트 동작을 수행하여 테스트 벡터를 줄임으로서테스트 시간을 감소시키고 하드웨어로의 구현이 간단하도록 한 단방향 어드레스 메모리의 테스트 방법을 제공할 수 있다.

公开(公告)号：KR100532408B1

公开(公告)日：2005-11-30

申请号：KR1019990039542

申请日：1999-09-15

Applicant: 삼성전자주식회사

Inventor： 박진영 ,  김헌철

IPC: G11C29/00

Abstract: 메모리를 내장한 반도체 장치에서 메모리 테스트 및 불량 셀(들)복구 방법이 공개된다. 본 발명에 따른 반도체 장치에서 메모리 테스트 및 불량 셀 복구 방법은 전체 메모리에 대해 BIST를 수행하는 (a)단계, 전체 메모리에 존재하는 불량 셀(들)을 검출하는 (b)단계, (b)단계에서 불량 셀(들)이 검출되지 않으면 메모리에 대해 BIST를 수행한 후, 테스트를 종료하는 (C)단계, (b)단계에서 불량 셀(들)이 검출되면 BISR을 수행하여 메모리에 존재하는 불량 셀(들)의 대체 가능 여부를 판단하는 (d)단계, 메모리에 존재하는 불량 셀(들)이 로우 및 칼럼 리던던시로의 대체가 불가능하면, 메모리는 복구 불가능한 불량 메모리로 판정하고 테스트를 중단하는 (e)단계, 메모리에 존재하는 불량 셀(들)이 대체 가능하면, BISR을 수행하여 불량이 발생한 셀(들)을 대체할 로우 또는 칼럼 리던던시를 지정하는 (f)단계, 불량이 발생한 셀(들)을 (f)단계에서 지정된 로우 � �는 칼럼 리던던시로 대체하여, 하드웨어적으로 불량 복구하는 (g)단계 및 (h)불량 복구된 메모리에 대해 BIST를 수행하는 단계로 이루어지는 것을 특징으로 하고, 최초로 BIST를 수행하는 단계에서 리던던시를 포함한 전체 메모리 영역에 대해 BIST를 수행함으로써, BISR을 수행한 다음 바로 하드웨어적으로 불량 셀(들)을 복구하여 BIST 수행 횟수를 줄이며, 결국, 불량 셀(들)을 검출 및 복구하는 데 걸리는 시간을 크게 줄일 수 있다.

公开(公告)号：KR100354437B1

公开(公告)日：2002-09-28

申请号：KR1020000004376

申请日：2000-01-28

Applicant: 삼성전자주식회사

Inventor： 박진영 ,  김헌철

IPC: G11C29/00

Abstract: 여기에 개시된 내장 메모리를 위한 자기 복구 회로를 구비하는 집적회로 반도체 장치는, 내장 메모리에 발생된 불량 셀의 로우 및 칼럼의 복구를 수행하기 위해 요구되는 정보들을 저장하기 위한 로우 및 칼럼 필 엔트리들을 포함한다. 상기 로우 및 칼럼 필 엔트리들은, 내장 메모리의 로우/칼럼 리던던시의 개수에 따라서 그 크기가 결정되며, 불량 셀이 발생된 위치에 대응되는 로우 및 칼럼 어드레스 정보들을 각각 저장함과 동시에 상대방의 필 엔트리를 가리키는 포인터를 내장한다. 상기 자기 복구 회로는, 불량 셀의 복구를 수행하기 위해 복구될 정보들만 필 엔트리들에 남겨 놓고 나머지 정보들은 삭제한 후, 최종적으로 남겨진 필 엔트리 정보에 의해서 내장 메모리에 발생된 불량 셀에 대한 로우 및 칼럼 복구를 수행한다.

公开(公告)号：KR100327332B1

公开(公告)日：2002-03-06

申请号：KR1019990018094

申请日：1999-05-19

Applicant: 삼성전자주식회사

Inventor： 이동순 ,  김헌철

IPC: G11C29/00

Abstract: 내장형메모리에존재하는불량한셀(들)을복수개의용장성행(또는열) 과적어도하나의용장성열(또는행)을사용하여모두복구할수 있는내장메모리를위한내장형자기복구방법및 장치를개시한다. 마이크로컴퓨터에내장된메모리의불량셀(들)을대체하는 M(≥1)개의용장성마이너및 N(N≥M≥1)개의용장성메이져를갖고, 내장된메모리의불량셀을복구하는이 방법은, 각각이동일한메이져방향의주소를갖는불량셀(이하, 메이져히트불량셀이라함)이복수개검출되면, 복수개의메이져히트불량셀들을사용가능한용장성메이져를이용하여복구하는것으로결정하는단계와, 각각이동일한마이너방향의주소를갖는불량셀(이하, 마이너히트불량셀이라함)이 N개를초과하여검출되면, N개를초과하는마이너히트불량셀들을사용가능한용장성마이너를이용하여복구하는것으로결정하는단계및 서로간에동일한메이져주소나마이너주소를갖지않는불량셀(이하, 논히트불량셀이라함)들이사용가능한용장성메이져의수와사용가능한용장성마이너의수를합한수 이하만큼검출될때, 논히트불량셀들을사용가능한용장성메이져를먼저이용한다음사용가능한용장성마이너를나중에이용하여복구하는것으로결정하는단계를구비하는것을특징으로한다.

公开(公告)号：KR1020000074285A

公开(公告)日：2000-12-15

申请号：KR1019990018094

申请日：1999-05-19

Applicant: 삼성전자주식회사

Inventor： 이동순 ,  김헌철

IPC: G11C29/00

Abstract: PURPOSE: A method and an apparatus for embedded self recovery for an embedded memory are provided which can repair failed cells in a memory using a plurality of redundant rows or redundant columns and one redundant row or redundant column. CONSTITUTION: In repairing a failed cell using one redundant column and a plurality of redundant rows or one redundant row and a plurality of columns, the method repairs a failed cell using a redundant major if there exists a major address in an entry equal to a major address of the defected failed cell, and repairs a failed cell using a redundant minor only when minor addresses equal to a minor address of the defected failed cell exist in the entry in the same number as the redundant majors. Besides, the method repairs the failed cell using a redundant minor after repairing the failed cell using a redundant major. Therefore, the method can repair the failed cells without regard to the patterns of the existed failed cell, when repairing the failed cells using one redundant column and a plurality of redundant rows or one redundant row and a plurality of redundant columns.

Abstract translation: 目的：提供一种用于嵌入式存储器的嵌入式自恢复的方法和装置，其可以使用多个冗余行或冗余列以及一个冗余行或冗余列修复存储器中的故障单元。 规定：在使用一个冗余列和多个冗余行或一个冗余行和多个列修复故障单元时，如果在等于主要的条目中存在主要地址，则该方法将使用冗余主要修复故障单元 缺陷故障单元的地址，并且只有当次要地址等于缺陷故障单元的次要地址存在于与冗余主要相同数量的条目中时，才使用冗余次要修复故障单元。 此外，在使用冗余专业修复故障单元之后，该方法使用冗余次级修复故障单元。 因此，当使用一个冗余列和多个冗余行或一个冗余行和多个冗余列修复故障单元时，该方法可以不考虑现有故障单元的模式来修复故障单元。

公开(公告)号：KR100258978B1

公开(公告)日：2000-06-15

申请号：KR1019970030662

申请日：1997-07-02

Applicant: 삼성전자주식회사

Inventor： 김헌철

IPC: G06F11/263

CPC classification number: G11C29/20

Abstract: PURPOSE: A dynamic memory test circuit address generation method and a system thereof are provided to simply generate the addresses for testing a dynamic memory not using upper addresses and middle addresses among the all the usable addresses by using a self test circuit. CONSTITUTION: The system comprises an upward counter(40), an inverter(42), the first multiplexor(44) and the second multiplexor(46). The upward counter(40) performs the upward counting as an N bit binary counter, and outputs the counted value as an n bit address for testing the dynamic memory. The inverter(42) inverts the output from the upward counter(40), and outputs the inverted N bit address to the first multiplexor(44) to obtain the addresses inversely generated. A BIST(Built-In Self Test) controller determines testing the dynamic memory while decreasing the address or increasing the address according to a current stage value input via a stage counter. The second multiplexor(46) inputs the test address selected in the first multiplexor(44), and selectively outputs an m bit row address column and an n bit column address.

Abstract translation: 目的：提供一种动态存储器测试电路地址产生方法及其系统，以简单地生成用于测试不使用自检电路的所有可用地址中的高地址和中间地址的动态存储器的地址。 构成：该系统包括向上计数器（40），反相器（42），第一多路复用器（44）和第二多路复用器（46）。 向上计数器（40）作为N位二进制计数器执行向上计数，并将计数值作为用于测试动态存储器的n位地址输出。 逆变器（42）使向上计数器（40）的输出反相，并将反相N位地址输出到第一多路复用器（44），以获得反向产生的地址。 BIST（内置自检）控制器确定测试动态存储器，同时减少地址或根据通过级计数器输入的当前级值增加地址。 第二多路复用器（46）输入在第一多路复用器（44）中选择的测试地址，并选择性地输出m位行地址列和n位列地址。