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公开(公告)号：KR100319711B1
公开(公告)日：2002-04-22
申请号：KR1019980038530
申请日：1998-09-17
Applicant: 삼성전자주식회사
Inventor： 김호룡
IPC: G01R31/28
Abstract: 개시되는 본 발명의 디버깅 기능을 갖는 BIST 회로(built in self test circuit)는 디버깅을 위한 BIST 동작에서 MISR(Multiple Input Signature Register)로 입력되는 테스트 결과에 따른 다중 입력 중 디버깅을 위한 입력만을 선택적으로 입력받아 압축하여 출력한다. MISR로부터 출력되는 결과 값으로 오류가 발생된 부분을 추적할 수 있다. 이러한 디버깅 기능을 갖는 BIST 회로는 일반 조합로직을 갖는 반도체 장치뿐만 아니라 반도체 메모리 장치나 이 둘을 모두 갖는 반도체 장치의 경우에도 용이하게 적용된다.
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公开(公告)号：KR1020000020102A
公开(公告)日：2000-04-15
申请号：KR1019980038530
申请日：1998-09-17
Applicant: 삼성전자주식회사
Inventor： 김호룡
IPC: G01R31/28
Abstract: PURPOSE: A BIST(built in self test) circuit having a debugging function is provided to perform a debugging by receiving selectively an input for debugging when a semiconductor integrated circuit is tested. CONSTITUTION: A BIST(built in self test) circuit having a debugging function comprises a parallel random pattern generator(10), on more scan chains(13,14,15), and MISR(multiple input signature register)(16,20). The parallel random pattern generator generates a test data pattern to test a combination logic block(11,12). The scan chains inputs the test data pattern to the combination logic block. Also the scan chain receives and stores a response data output from the combination logic block. The MISR receives selectively one of the outputs from the scan chins and compresses the received data.
Abstract translation: 目的：提供具有调试功能的BIST（内置自检）电路，以便在半导体集成电路被测试时选择性地接收调试输入来执行调试。 构成：具有调试功能的BIST（内置自检）电路包括在更多扫描链（13,14,15）和MISR（多输入签名寄存器）（16,20）上的并行随机模式发生器（10） 。 并行随机模式生成器生成测试数据模式以测试组合逻辑块（11,12）。 扫描链将测试数据模式输入到组合逻辑块。 此外，扫描链接收并存储从组合逻辑块输出的响应数据。 MISR选择性地接收来自扫描下巴的输出之一并压缩所接收的数据。
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公开(公告)号：KR100143131B1
公开(公告)日：1998-08-17
申请号：KR1019950008990
申请日：1995-04-17
Applicant: 삼성전자주식회사
Abstract: 본 발명은 램 테스트를 위한 최적 데이터 발생기에 관한 것으로, 램(15) 위치를 지정하기 위한 번지를 발생시켜 출력하는 번지 발생기(11)와, 멀티플렉서(41)와 시프트 레지스터(42)로 이루어져 있어 데이터 백그라운드를 발생시켜 출력하는 데이터 발생기(40)와, 램(15)으로부터 읽어낸 데이터를 기대되는 패턴과 비교하는 데이터 비교기(13)와, 램 비스트(10)의 전체 흐름을 제어하는 비스트 제어기(14)와, 데이터를 쓸 수도 있고 읽어낼 수도 있는 기능을 갖는 램(15)으로 구성되었으며, 램을 테스트할 때 자체에 내장된 테스트 회로가 차지하는 면적 문제(Area Overhead)와 처리 시간 문제(Time Overhead) 및 데이터 크기에 의존된 회로 구성 문제를 해결하기 위한 램 테스트를 위한 최적 데이터 발생기에 관한 것이다.
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公开(公告)号：KR100240662B1
公开(公告)日：2000-01-15
申请号：KR1019970048826
申请日：1997-09-25
Applicant: 삼성전자주식회사
Inventor： 김호룡
CPC classification number: G11C29/32
Abstract: 본 발명은 제이태그에 의한 다이나믹램 테스트장치에 관한 것으로, 테스트제어부는 테스트하고자 하는 어드레스, 데이터, 테스트모드선택신호 및 테스트클럭을 출력시키고, 테스트액세스포트컨트롤러는 테스트하고자 하는 포트를 제어하고, 데이터 바운더리 스캔 레지스터부는 다이나믹램에 기입 또는 독출되는 데이터를 저장하고, 어드레스 바운더리 스캔 레지스터부는 액세스하고자 하는 다이나믹램의 어드레스를 저장하고, 명령처리부는 테스트제어부로 부터의 테스트모드선택신호 및 테스트클럭에 따라 다이나믹램의 테스트를 수행하고, 디버그컨트롤러는 다이나믹램의 액세스와 기입 및 독출동작을 제어하면서 다이나믹램의 리플레시를 제어한다. 이와 같은 본 발명에 의하면, 다이나믹램의 데이터 기입 및 독출타이밍과 리플레시타이밍을 정확하게 제어할 수 있고, 다이나믹램에 기입된 데이터와 독출된 데이터를 비교하여 다이나믹램과 접속된 회로의 정상여부를 쉽게 판별할 수 있다.
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公开(公告)号：KR1019990047215A
公开(公告)日：1999-07-05
申请号：KR1019970065534
申请日：1997-12-03
Applicant: 삼성전자주식회사
Inventor： 김호룡
IPC: H04L12/40
Abstract: 복수의 데이터들 중에서 해당되는 데이터를 전송하는 버스 라인, 클럭 신호와 테스트 모드 신호를 입력하여 이에 따라 복수의 인에이블 신호들을 발생시키기 위하여 필요로 하는 복수의 인에이블 클럭 신호들을 발생시키는 인에이블 클럭 발생부, 상기 인에이블 클럭 발생부로부터 출력되는 복수의 인에이블 클럭 신호들에 의해서 제어되어 복수의 인에이블 신호들을 발생하여 출력하는 인에이블 신호 발생부, 각각 상기 복수의 인에이블 신호들 중에서 해당되는 인에이블 신호에 의해서 제어되어 복수의 데이터들 중에서 해당되는 데이터를 상기 버스 라인으로 전송시키기 위한 복수의 버퍼들, 및 상기 버스 라인의 상태를 측정하기 위한 것으로서 상기 버스 라인의 상태를 래치 하여 구동하는 버스 홀더 셀을 구비하고, 상기 테스트 모드에서 상기 복� �의 인에이블 신호들 중에서 해당되는 인에이블 신호는 상기 복수의 데이터들 중에서 해당되는 데이터와 상기 클럭 신호의 위상의 반에 해당되는 차이로 인에이블 되는 것을 특징으로 하는 버스 라인 회로가 개시되어 있다. 본 발명에 의하면, 테스트 모드에서 인에이블 신호와 데이터의 클럭의 위상에 차이를 두고 또한 버스 홀더 셀을 사용하여 버스 라인 회로에 발생할 수 있는 오동작을 안정적으로 측정할 수 있는 효과를 가진다.
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Patent Agency Ranking
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公开(公告)号：KR1019980027048A
公开(公告)日：1998-07-15
申请号：KR1019960045706
申请日：1996-10-14
Applicant: 삼성전자주식회사
Inventor： 김호룡
IPC: G01R33/00
Abstract: 본 발명은 자기 테스트 회로에 관한 것으로서, 특히 하나의 출력을 가지며, 연이어 데이터 패턴을 생성하는 싱글랜덤패턴 생성수단; 복수개의 스캔 셀로 이루어지며, 상기 싱글 랜덤 패턴 생성 수단에서 출력된 랜덤 패턴에 대해 고장이 있을 때와 고장이 없을 때에 서로 다른 값이 출력되도록 하는 스캔 체인수단; 상기 스캔 체인의 스캔 셀의 수가 제2 레지스터의 입력 수보다 많으면, 복수개의 셀 출력을 논리 조합하여 제2 레지스터의 입력 보다 적게 되도록하는 압축수단; 및 상기 압축수단에서 출력된 최상위 비트를 테스트 비트로 출력하는 제2 레지스터를 구비하는 것을 특징으로 한다.
따라서, 본 발명에서는 스캔 체인의 길이에 상관없이 테스트 시간을 줄일 수 있다는 효과가 있다.-
公开(公告)号：KR1019980027047A
公开(公告)日：1998-07-15
申请号：KR1019960045705
申请日：1996-10-14
Applicant: 삼성전자주식회사
Inventor： 김호룡
IPC: G01R31/3183
Abstract: 본 발명은 순환 비스트(CBIST)회로에 관한 것으로서, 기존의 순환 비스트(CBIST) 회로가 테스트 패턴의 생성면에서 효율이 저하되는 단점을 개서하기 위한 것이다.
이를 위하여 본 발명은 테스트 패턴을 생성하기 위한 단일 출력의 임의 패턴 생성기; 상기 임의 패턴 생성기의 출력을 비스트 셀로 공급하면서 비스트 셀의 피드백 루프를 형성하기 위한 멀티플렉서; 상기 조합회로를 거친 고장 효과와 상기 임의 패턴 생성기의 테스트 패턴을 이용하여 테스트 동작을 수행하는 다수의 비스트 셀; 앞단의 비스트 셀에 압축된 고장 효과를 담아 두기 위하여 상기 비스트 셀을 이루는 모든 플립플롭의 각 출력단에 연결한 버퍼로 구성함에 있다.-
公开(公告)号：KR1020010084440A
公开(公告)日：2001-09-06
申请号：KR1020000009476
申请日：2000-02-25
Applicant: 삼성전자주식회사
Inventor： 김호룡
IPC: G11C29/00
Abstract: PURPOSE: An enhanced circular built-in self test(CBIST) circuit is provided, which generates a test pattern more randomly. CONSTITUTION: A CBIST circuit(200) includes n serially-connected CBIST cells(300_1-300_n) and a multiplexer(210). Signals being output from the CBIST cells are test patterns(TP1-TPn), and these test patterns are provided to a main assembly circuit(100). The multiplexer provides a signal(Sin) provided from the external as an input signal of the first CBIST cell(300_1) usually, but feeds back a signal being output from the last CBIST cell(300_n) as an input signal of the first CBIST cell during a BIST mode. That is, the multiplexer operates equally to a signature register by generating a feedback loop during the BIST mode.
Abstract translation: 目的：提供增强型圆形内置自检（CBIST）电路，可随机生成测试图案。 构成：CBIST电路（200）包括n个串行连接的CBIST单元（300_1-300_n）和多路复用器（210）。 从CBIST单元输出的信号是测试模式（TP1-TPn），这些测试模式被提供给主组件电路（100）。 多路复用器通常提供从外部提供的信号（Sin）作为第一CBIST单元（300_1）的输入信号，但是将从最后一个CBIST单元（300_n）输出的信号作为第一CBIST单元（300_1）的输入信号反馈 在BIST模式下。 也就是说，多路复用器通过在BIST模式期间产生反馈回路而对签名寄存器进行同样的操作。
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公开(公告)号：KR100206122B1
公开(公告)日：1999-07-01
申请号：KR1019960045705
申请日：1996-10-14
Applicant: 삼성전자주식회사
Inventor： 김호룡
IPC: G01R31/3183
Abstract: 본 발명은 순환 비스트(CBIST)회로에 관한 것으로서, 기존의 순환 비스트(CBIST) 회로가 테스트 패턴의 생성면에서 효율이 저하되는 단점을 개서하기 위한 것이다.
이를 위하여 본 발명은 테스트 패턴을 생성하기 위한 단일 출력의 임의 패턴 생성기; 상기 임의 패턴 생성기의 출력을 비스트 셀로 공급하면서 비스트 셀의 피드백 루프를 형성하기 위한 멀티플렉서; 상기 조합회로를 거친 고장 효과와 상기 임의 패턴 생성기의 테스트 패턴을 이용하여 테스트 동작을 수행하는 다수의 비스트 셀; 앞단의 비스트 셀에 압축된 고장 효과를 담아 두기 위하여 상기 비스트 셀을 이루는 모든 플립플롭의 각 출력단에 연결한 버퍼로 구성함에 있다.
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