公开(公告)号：KR100697295B1

公开(公告)日：2007-03-20

申请号：KR1020060001887

申请日：2006-01-06

Applicant: 삼성전자주식회사

Inventor： 박성규 ,  민홍국 ,  박창모

IPC: H01L27/115

CPC classification number: H01L27/115 ,  H01L27/11519 ,  H01L27/11521 ,  H01L21/311 ,  H01L21/76838

Abstract: A split gate type non-volatile memory device and a method for fabricating the same are provided to form a floating conductive pattern having a small radius of curvature by using a silicon oxide layer pattern as an etch mask. An isolation layer pattern(110) is formed on a predetermined region of a semiconductor substrate to define an active region. A first conductive layer having openings is formed on the semiconductor substrate having the isolation layer pattern. A plurality of mask patterns are arranged between the openings on the first conductive layer. A rectangular silicon oxide layer pattern is formed by thermally oxidizing a top surface of the first conductive layer. A plurality of floating conductive patterns(180) are formed by etching the first conductive layer. A control gate electrode is arranged on the silicon oxide layer pattern to cross the isolation layer pattern.

Abstract translation: 提供了分离栅型非易失性存储器件及其制造方法，以通过使用氧化硅层图案作为蚀刻掩模形成具有小曲率半径的浮动导电图案。 隔离层图案（110）形成在半导体衬底的预定区域上以限定有源区。 具有开口的第一导电层形成在具有隔离层图案的半导体衬底上。 多个掩模图形布置在第一导电层上的开口之间。 通过热氧化第一导电层的顶表面形成矩形氧化硅层图案。 通过蚀刻第一导电层形成多个浮动导电图案（180）。 控制栅极布置在氧化硅层图案上以跨越隔离层图案。

公开(公告)号：KR100673021B1

公开(公告)日：2007-01-24

申请号：KR1020050128635

申请日：2005-12-23

Applicant: 삼성전자주식회사

Inventor： 박창모 ,  민홍국 ,  최용석

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L21/28273 ,  H01L21/28114 ,  H01L29/42324 ,  H01L29/66825 ,  H01L29/7881

Abstract: A nonvolatile memory device and a forming method thereof are provided to prevent the generation of leakage current at a channel region adjacent to a liner by interposing a charge diffusion barrier between an edge portion of a floating gate and the liner. A liner(108a) is formed along an inner surface of a trench of a substrate(100). An isolation layer(110a) for filling the trench is formed on the liner. A floating gate(117a) is formed on an active region. At this time, an edge portion of the floating gate encloses the liner. A tunnel insulating layer(115) is interposed between the active region and the floating gate. A charge diffusion barrier is interposed between the liner and the floating gate.

Abstract translation: 提供一种非易失性存储器件及其形成方法，以通过在浮动栅极的边缘部分和衬垫之间插入电荷扩散阻挡件来防止在与衬垫相邻的沟道区域产生泄漏电流。 衬垫（108a）沿衬底（100）的沟槽的内表面形成。 在衬套上形成用于填充沟槽的隔离层（110a）。 浮动栅极（117a）形成在有源区域上。 此时，浮动栅极的边缘部分包围衬垫。 隧道绝缘层（115）介于有源区和浮栅之间。 电荷扩散阻挡层介于衬垫和浮栅之间。

公开(公告)号：KR1020060029556A

公开(公告)日：2006-04-06

申请号：KR1020040078553

申请日：2004-10-02

Applicant: 삼성전자주식회사

Inventor： 민홍국

IPC: H01L21/768

CPC classification number: H01L21/76897

Abstract: 콘택플러그를 갖는 반도체 소자 및 그 제조방법에 대해 개시되어 있다. 본 발명에 따른 반도체 소자는, 반도체 기판과, 반도체 기판의 활성영역을 정의하는 소자분리막을 포함한다. 활성영역 상에는 게이트 절연막, 게이트 전극, 및 게이트 스페이서로 이루어진 게이트 패턴이 형성되어 있고, 게이트 패턴 양측 하부의 활성영역 내에는 소오스/드레인 영역이 형성되어 있다. 소자분리막 상에는 절연막 패턴이 형성되어 있으며 그 측면에는 소자분리막의 식각을 방지하도록 식각저지막 스페이서가 형성되어 있다. 이러한 반도체 기판 전면을 덮는 층간절연막 내에, 소오스/드레인 영역의 소정 부분과 전기적으로 연결된 콘택플러그를 구비한다. 본 발명에 따르면, 절연막 패턴과 그 측면의 식각저지막 스페이서에 의해 소자분리막의 식각에 의한 누설전류의 발생이 차단되므로, 반도체 소자의 전기적 특성을 개선하고 제조 수율을 향상시킬 수 있다.

公开(公告)号：KR1020040067599A

公开(公告)日：2004-07-30

申请号：KR1020030004804

申请日：2003-01-24

Applicant: 삼성전자주식회사

Inventor： 민홍국 ,  전희석

IPC: H01L27/115

CPC classification number: H01L27/11568 ,  H01L27/115 ,  H01L29/42328 ,  H01L29/7885

Abstract: PURPOSE: An NVM(non-volatile memory) device with a dual gate is provided to reduce power consumption of an NVM device and improve a punch-through characteristic by applying no high program/erase voltage to a select gate electrode and by reducing a program/erase voltage applied to a control gate electrode. CONSTITUTION: A control gate pattern composed of a tunnel insulation pattern(103a), a trap insulation pattern(105a), a blocking insulation pattern(107a) and a control gate electrode(109a) is disposed on a semiconductor substrate(101). A select gate electrode is disposed on the substrate at a side of the control gate pattern. A gate insulation pattern(119a) is interposed between the select gate electrode and the semiconductor substrate and between the select gate electrode and the control gate pattern. A cell channel region(c) is composed of the first and second channel regions(a,b). The first channel region is defined in the substrate under the select gate electrode, and the second channel region is defined in the substrate under the control gate pattern.

Abstract translation: 目的：提供具有双栅极的NVM（非易失性存储器）器件，以降低NVM器件的功耗，并通过对选择栅电极施加不高的编程/擦除电压并通过减少程序来提高穿透特性 施加到控制栅电极的擦除​​电压。 构成：在半导体衬底（101）上设置由隧道绝缘图案（103a），阱绝缘图案（105a），阻挡绝缘图案（107a）和控制栅电极（109a）组成的控制栅极图案。 选择栅电极在控制栅极图案的一侧设置在基板上。 在选择栅极电极和半导体衬底之间以及选择栅极电极和控制栅极图案之间插入栅极绝缘图案（119a）。 小区信道区域（c）由第一和第二信道区域（a，b）组成。 在选择栅电极下的衬底中限定第一沟道区，并且在控制栅图案下在衬底中限定第二沟道区。