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公开(公告)号：KR1020070017775A
公开(公告)日：2007-02-13
申请号：KR1020050072354
申请日：2005-08-08
Applicant: 삼성전자주식회사
IPC: H01L21/8246 , H01L27/112
CPC classification number: H01L27/112 , H01L27/11253
Abstract: 마스크롬 소자 및 그 형성 방법을 제공한다. 이 소자는 기판에 나란히 형성된 도핑 라인들과 도핑 라인들의 상부를 나란히 가로지르는 배선들을 포함한다. 도핑 라인과 배선의 교차 지점들 중에 선택된 교차 지점의 도핑 라인에 고립된 도핑 영역이 형성된다. 제1 콘택플러그가 선택된 교차 지점의 고립된 도핑 영역과 배선을 접속시키고, 제2 콘택플러그가 비선택된 교차 지점의 도핑 라인과 배선을 접속시킨다.
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公开(公告)号：KR1020050004381A
公开(公告)日：2005-01-12
申请号：KR1020030044544
申请日：2003-07-02
Applicant: 삼성전자주식회사
IPC: H01L27/112
CPC classification number: H01L27/11521 , H01L27/105 , H01L27/112 , H01L27/1126 , H01L27/11293 , H01L27/11526
Abstract: PURPOSE: A semiconductor memory device and a fabricating method thereof are provided to improve a degree of integration by forming commonly a flash memory unit, a mask ROM unit, and peripheral circuits. CONSTITUTION: A plurality of split structures including a gate oxide layer, a floating gate, an insulating layer, and a control gate(315) are formed on a semiconductor substrate(300) including a flash memory region and a mask ROM region. A material layer pattern is formed thereon to expose upper surfaces of the split structures. Impurity ions are implanted into the semiconductor substrate under the split gate structures. The material layer pattern is removed therefrom. A source region(342) and a drain region(344) are formed by performing an ion implanting process.
Abstract translation: 目的：提供半导体存储器件及其制造方法，以通过形成闪存单元，掩模ROM单元和外围电路来提高集成度。 构成：在包括闪存区域和掩模ROM区域的半导体衬底（300）上形成包括栅氧化层，浮栅，绝缘层和控制栅极（315）的多个分割结构。 在其上形成材料层图案以暴露分裂结构的上表面。 将杂质离子注入到分裂栅极结构下的半导体衬底中。 从其中去除材料层图案。 通过进行离子注入工艺形成源区（342）和漏区（344）。
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公开(公告)号：KR1020080112785A
公开(公告)日：2008-12-26
申请号：KR1020070061677
申请日：2007-06-22
Applicant: 삼성전자주식회사
IPC: H01L27/04
Abstract: An electrostatic discharge device and a manufacturing method thereof are provided to improve productivity and cut cost down as a mask process for forming a first conductivity type heavy doped region is omitted. An electrostatic discharge device comprises a semiconductor substrate(100), a gate stack(220), a area-source(230), a drain region(240), and a resistor(320). The gate stack is separated with fixed interval on the semiconductor substrate and is extended to a task and is formed. The area-source and drain region are arranged in both sides of each gate stack and are formed. The resistor is partly overlapped with the upper side of each gate stack and is extended to a task and is formed.
Abstract translation: 提供静电放电装置及其制造方法，以省略形成第一导电型重掺杂区域的掩模工艺来提高生产率和降低成本。 静电放电装置包括半导体衬底（100），栅极堆叠（220），区域源极（230），漏极区域（240）和电阻器（320）。 栅堆叠在半导体衬底上以固定的间隔分开，并扩展到任务并形成。 区域 - 源极和漏极区域布置在每个栅极堆叠的两侧并形成。 电阻器与每个栅极堆叠的上侧部分重叠，并被扩展到任务并形成。
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公开(公告)号：KR1020080092731A
公开(公告)日：2008-10-16
申请号：KR1020070036482
申请日：2007-04-13
Applicant: 삼성전자주식회사
IPC: H01L27/115
CPC classification number: H01L27/2463 , H01L21/28273 , H01L27/10891
Abstract: A nonvolatile memory device and a method for manufacturing the same are provided to prevent electrons from being implanted into a floating gate of a non-select memory transistor by forming a gate dielectric after an insulating pattern is formed on a substrate. An active region is defined on a substrate(100). A gate insulating pattern is formed on the substrate. A gate dielectric(120) including the gate insulating pattern is formed along the substrate surface. A select line(SL) and a word line(WL) are formed on the gate dielectric. A part of the select line is overlapped with the gate insulating pattern. The word line is separated from the select line. The word line is separated from the gate insulating pattern. The select line and the word line are extended in a direction being intersected with the active region. When the gate insulating pattern is formed, a first dielectric is formed on the substrate. A mask pattern is formed on the first dielectric. The first dielectric is etched by using the mask pattern.
Abstract translation: 提供一种非易失性存储器件及其制造方法，用于通过在衬底上形成绝缘图案之后形成栅极电介质来防止电子注入非选择存储晶体管的浮动栅极。 在衬底（100）上限定有源区。 在基板上形成栅极绝缘图案。 沿着衬底表面形成包括栅极绝缘图案的栅极电介质（120）。 选择线（SL）和字线（WL）形成在栅极电介质上。 选择线的一部分与栅极绝缘图案重叠。 字线与选择行分开。 字线与栅极绝缘图案分离。 选择线和字线在与有源区相交的方向上延伸。 当形成栅极绝缘图案时，在基板上形成第一电介质。 在第一电介质上形成掩模图案。 通过使用掩模图案蚀刻第一电介质。
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公开(公告)号：KR100733144B1
公开(公告)日：2007-06-28
申请号：KR1020060054720
申请日：2006-06-19
Applicant: 삼성전자주식회사
IPC: H01L21/8247 , H01L27/115
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Patent Agency Ranking
公开(公告)号：KR101589690B1
公开(公告)日：2016-01-29
申请号：KR1020080129274
申请日：2008-12-18
Applicant: 삼성전자주식회사
IPC: H01L21/60
CPC classification number: H01L24/05 , H01L23/5226 , H01L24/03 , H01L24/45 , H01L24/48 , H01L24/85 , H01L2224/02166 , H01L2224/04042 , H01L2224/05093 , H01L2224/05095 , H01L2224/05624 , H01L2224/45139 , H01L2224/45144 , H01L2224/45147 , H01L2224/48091 , H01L2224/4847 , H01L2224/48475 , H01L2224/48624 , H01L2224/48799 , H01L2224/85051 , H01L2224/85201 , H01L2224/859 , H01L2924/01005 , H01L2924/01006 , H01L2924/01013 , H01L2924/01014 , H01L2924/01022 , H01L2924/01029 , H01L2924/01033 , H01L2924/01047 , H01L2924/01074 , H01L2924/01079 , H01L2924/01082 , H01L2924/04941 , H01L2924/14 , H01L2924/00014 , H01L2224/48824 , H01L2924/00
Abstract: 본발명은생산수율을증대또는극대화할수 있는반도체소자의본딩패드구조및 그의제조방법을개시한다. 그의구조는, 기판과; 상기기판상에형성된층간절연막과; 상기층간절연막상에서외부의도전체에전기적으로연결되는상부배선층과; 상기상부배선층의하부에서전기적으로연결되면서상기상부배선층과상기기판사이에형성된상기층간절연막의깊이방향으로들어갈수록상기상부배선층의가장자리에서중심방향으로면적이순차적으로증가되는복수개의하부배선층들을포함함에의해
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公开(公告)号：KR100495090B1
公开(公告)日：2005-09-02
申请号：KR1019980041693
申请日：1998-10-02
Applicant: 삼성전자주식회사
Inventor： 민홍국
IPC: H01L21/8247
Abstract: 본 발명은 EEPROM(electrically erasable programmable ROM)의 터널영역에 대한 것이다. 보다 구체적으로 본 발명은 EEPROM의 터널영역의 크기를 이온주입법을 써서 축소하는 방법에 대한 것이다. 본 발명은 드레인영역 위에 터널산화막과 부유게이트(floating gate) 전극이 형성된 EEPROM의 터널산화막 영역(터널영역)을 축소하는 방법에 대한 것이다. 본 발명에 따른 방법은 반도체기판 위에 드레인영역을 형성하고 이 드레인영역 위에 산화막을 성장한 후, 산화막이 형성된 반도체기판에 감광막을 덮고 에칭하여 터널영역을 형성하는 단계와, 터널영역이 형성된 감광막을 마스크로 하여 이온주입을 실시하되, 터널영역이 형성된 감광막 측벽의 바깥 방향에서 안쪽으로 비스듬히 360°돌아가면서 이온주입을 하여 이온주입에 의한 드레인영역 손상부가 고리형상으로 형성되도록 하는 단계와, 터널영역의 산화막을 제거하여 드레인영역을 노출시키는 단계와, 이온주입에 의해 손상을 받은 부분이 손상받지 않은 부분보다 산화 속도가 빠른 성질을 이용하여 터널영역의 드레인영역에 이차로 산화막을 성장하는 단계와, 터널영역의 이차 산화막 위에 부유게이트 전극을 형성하는 단계를 포함한다.
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公开(公告)号：KR100471188B1
公开(公告)日：2005-03-10
申请号：KR1020030004804
申请日：2003-01-24
Applicant: 삼성전자주식회사
IPC: H01L27/115
CPC classification number: H01L27/11568 , H01L27/115 , H01L29/42328 , H01L29/7885
Abstract: 듀얼게이트를 갖는 비휘발성 기억 소자 및 그 형성방법을 제공한다. 이 소자는 반도체기판 상부에 배치되되, 적층된 터널절연막 패턴, 트랩절연막 패턴, 블로킹절연막 패턴 및 컨트롤 게이트 전극으로 구성된 컨트롤 게이트 패턴을 구비한다. 컨트롤 게이트 패턴 일측의 반도체기판 상부에 선택 게이트 전극이 배치된다. 선택 게이트 전극과 반도체기판 사이 및 선택 게이트 전극과 컨트롤 게이트 패턴 사이에 게이트 절연막 패턴이 개재된다. 선택 게이트 전극 하부의 반도체기판에 정의된 제1 채널영역 및 컨트롤 게이트 전극 하부의 반도체기판에 정의된 제2 채널영역으로 구성된 셀 채널영역이 배치된다.
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公开(公告)号：KR1020000024894A
公开(公告)日：2000-05-06
申请号：KR1019980041693
申请日：1998-10-02
Applicant: 삼성전자주식회사
Inventor： 민홍국
IPC: H01L21/8247
Abstract: PURPOSE: A method for reducing tunnel region of EEPROM is provided to reduce a size of a memory device and maximize a storing capacitance by surmounting a reducing limit of a tunnel region by a lithography technique and obtaining a greatly decreased tunnel region. CONSTITUTION: A drain region(1) is formed on a semiconductor substrate. An oxidation film (3) grow to the drain region(1). A photosensitivity film(5) is covered on the oxidation film(3) according to a general lithography technique. An ion implantation is performed on the photosensitivity film(5). A reducing rate is decreased because an inclination angle of the ion implantation is decreased and a circular width of a damage circle(9) is decreased. A greatly small tunnel region is obtained because inclination angle of the ion implantation is increased and the circular width of the damage circle(9) is increased.
Abstract translation: 目的：提供一种减少EEPROM隧道区域的方法，以减少存储器件的尺寸，并通过利用光刻技术克服隧道区域的减少限制并获得大大减小的隧道区域来最大化存储电容。 构成：在半导体衬底上形成漏区（1）。 氧化膜（3）生长到漏区（1）。 根据一般光刻技术，在氧化膜（3）上覆盖感光膜（5）。 对感光膜进行离子注入（5）。 由于离子注入的倾斜角度减小并且损伤圆（9）的圆形宽度减小，因此降低速率。 由于离子注入的倾斜角度增加，损伤圆（9）的圆宽增加，所以获得了很小的隧道区域。
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公开(公告)号：KR1019980084309A
公开(公告)日：1998-12-05
申请号：KR1019970020069
申请日：1997-05-22
Applicant: 삼성전자주식회사
Inventor： 민홍국
IPC: H01L21/336
Abstract: 본 발명은 반도체장치의 모오스 트랜지스터 제조방법에 관한 것이다.
본 발명은, 반도체장치의 모오스 트랜지스터 제조방법에 있어서, (1) 반도체 기판 상에 폴리실리콘막을 형성시키는 폴리실리콘막형성단계; (2) 소정의 영역의 게이트 상에 형성된 상기 폴리실리콘막을 제거시키는 사진식각공정단계; (3) 상기 반도체 기판에 불순물을 주입시키는 제 1 불순물주입단계; (4) 상기 반도체 기판 상에 평탄화막을 형성시키는 평탄화막형성단계; (5) 식각선택비를 이용하여 상기 폴리실리콘막이 노출되는 정도로 상기 평탄화막을 제거시키는 제 1 식각단계; (6) 식각선택비를 이용하여 상기 폴리실리콘막을 제거시키는 제 2 식각단계; 및 (7) 상기 반도체 기판에 불순물을 주입시키는 제 2 불순물주입단계를 포함하여 이루어짐을 특징으로 한다.
따라서, 평탄화막을 이용한 모오스 트랜지스터의 엘디디구조의 형성으로 불량이 억제되고, 재품의 경쟁력이 강화되며, 환경문제에 능동적으로 대처하는 효과가 있다.
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