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公开(公告)号：KR102208563B1
公开(公告)日：2021-01-28
申请号：KR1020140066201
申请日：2014-05-30
Applicant: 삼성전자주식회사
Abstract: 냉각효율이향상되도록개선된구조를가지는조리기기를개시한다. 조리기기는쿡탑, 상기쿡탑내부에마련되는전장품, 공기가상기쿡탑내부로이동할수 있도록상기쿡탑에연결되는유입덕트및 상기전장품이과열되는것을방지하도록상기쿡탑내부에마련되는냉각유닛을포함하고, 상기냉각유닛은상기쿡탑내부로유입된공기를강제유동시키는팬, 상기전장품의적어도일부가배치되는히트싱크및 상기팬에서토출된공기를가이드할수 있도록상기팬 및상기히트싱크를연결하는가이드덕트를포함할수 있다.
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公开(公告)号：KR1020170101466A
公开(公告)日：2017-09-06
申请号：KR1020160024008
申请日：2016-02-29
Applicant: 삼성전자주식회사
CPC classification number: F24C15/02 , F24C15/022 , F24C15/024 , F24C15/04 , F24C15/06
Abstract: 도어가투명한재질의제1도어와, 불투명한재질의제2도어를포함하는이중도어구조를갖도록하여투시성과단열성을동시에확보할수 있는오븐을제공한다. 오븐은본체, 상기본체내부에전면이개방되도록마련되는조리실, 상기본체에회전가능하게결합되어상기조리실을개폐하며, 외부에서상기조리실내부를투시할수 있도록투명한재질로마련되고, 락킹장치에의해상기본체에걸림및 걸림해제되는제1도어및 불투명한재질로마련되어상기제1도어의전면에회전가능하게결합되며, 상기락킹장치에의해상기제1도어에걸림및 걸림해제되는제2도어를포함한다.
Abstract translation: 它提供了炉门具有双门结构，包括在所述第一门的第二门的透明材料，并且可以在同一时间固定的立体和热绝缘的非透明材料。 烤箱提供了一种透明的材料是透视烹调室的内部可旋转地耦合到所述烹调室中，所述适于将超过在身体，身体和打开所述开口和关闭该烹饪室，从外部本体，所述由锁定装置 并且第二门由不透明材料形成并且可旋转地联接到第一门的前表面并且由锁定装置通过锁定装置锁定和解锁 。
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公开(公告)号：KR1020170099350A
公开(公告)日：2017-08-31
申请号：KR1020160165753
申请日：2016-12-07
Applicant: 삼성전자주식회사
IPC: H01J23/00 , H01J23/033 , H01J23/12 , H01J23/15
Abstract: 마그네트론냉각핀이제공된다. 보다상세하게는평판형상인마그네트론냉각핀의본체에하나또는복수의주름영역을형성하여냉각효율을향상시킨마그네트론냉각핀이개시된다. 개시되는실시예중 일부는마그네트론의양극부가관통하는통공주위에공기와접촉하는접촉면적을증가시키도록가공된주름영역을형성하여냉각효율을향상시킨마그네트론냉각핀을제공한다.
Abstract translation: 提供磁控管散热片。 更具体地，涉及一种磁控管散热片，其中一个或多个波纹区形成在具有平板形状的磁控管散热片本体中，以提高冷却效率。 公开的某些情况下，实施例提供一种磁控管，其中的散热片以提高冷却效率，以形成加工区折叠，从而与缸格格磁控管的附加阳极经过上方的空气增加接触的接触面积。
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公开(公告)号：KR100546343B1
公开(公告)日：2006-01-26
申请号：KR1020030049136
申请日：2003-07-18
Applicant: 삼성전자주식회사
IPC: G11C16/00
CPC classification number: G11C16/3468
Abstract: 플래시 메모리 장치의 프로그램 방법이 개시된다. 본 발명의 프로그램 방법은 (a) 제1 프로그램 시간 동안 메모리셀을 프로그램하는 단계; (b) 메모리셀의 프로그램 검증 단계; (c) 프로그램 검증 결과 프로그램이 이루어졌으면 프로그램을 종료하고, 프로그램이 이루어지지 않았으면 제1 프로그램 구간이 종료되었는지 판단하는 단계; (d) 제1 프로그램 구간이 종료되지 않았으면 (a) 단계로 복귀하고, 제1 프로그램 구간이 종료되었으면 다음의 (e) 단계로 진입하는 단계; (e) 상기 제1 프로그램 시간의 시간 폭과는 다른 시간 폭을 갖는 제2 프로그램 시간 동안 메모리셀을 프로그램한 후 프로그램을 검증하는 단계; (f) 프로그램 검증 결과 프로그램이 이루어졌으면 프로그램을 종료하고, 프로그램이 이루어지지 않았으면 제2 프로그램 구간이 종료되었는지 판단하는 단계; 및 (g) 제2 프로그램 구간이 종료되지 않았으면 (e) 단계로 복귀하는 단계를 구비한다. 본 발명에 의하면, 플래시 메모리셀의 프로그램 시간이 줄어들어, 플래시 메모리 장치의 동작 속도가 개선될 수 있다.
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Patent Agency Ranking
公开(公告)号：KR1020050087264A
公开(公告)日：2005-08-31
申请号：KR1020040012984
申请日：2004-02-26
Applicant: 삼성전자주식회사
IPC: G11C16/00
CPC classification number: G11C11/5628 , G11C16/10 , G11C16/3454 , G11C16/3459 , G11C2211/5621
Abstract: 프로그램 동작시 검증회로의 오동작에 의한 프로그램 실패(fail) 현상을 막고 원하는 메모리셀 문턱전압 산포를 얻을 수 있는 멀티레벨 셀 플래쉬 메모리장치 및 이의 프로그램 방법이 개시된다. 상기 멀티레벨 셀 플래쉬 메모리장치에서는 프로그램 동작에 의해 메모리셀 문턱전압이 증가함에 따라 메모리셀에 저장되는 데이터가 "11", "10", "01", "00"로 변화된다. 상기 멀티레벨 셀 플래쉬 메모리장치의 프로그램 방법에서는, 상기 메모리셀에 저장되는 데이터가 "00" 상태가 될 때까지 프로그램 동작과 검증 동작이 반복하여 수행된다. 그리고 검증 동작이 통과된 상기 "00" 상태 이후부터는 검증 동작없이 프로그램 동작만이 n(n은 자연수)번 추가적으로 더 수행된다.
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公开(公告)号：KR100505109B1
公开(公告)日：2005-07-29
申请号：KR1020030018963
申请日：2003-03-26
Applicant: 삼성전자주식회사
IPC: G11C16/00
CPC classification number: G11C7/08 , G11C16/26 , G11C2207/005
Abstract: 여기에 개시되는 플래시 메모리 장치는 버스트 읽기 동작에 필요한 어드레스의 생성을 알리는 카운트-업 펄스 신호를 발생하는 제어 회로를 포함한다. 어드레스 발생 회로는 카운트-업 펄스 신호에 어드레스를 발생하고, 방전 회로는 카운트-업 펄스 신호에 응답하여 그로벌 비트 라인들을 방전한다. 이러한 제어 스킴에 의하면, 그로벌 비트 라인들의 방전 동작은 로컬 및 그로벌 비트 라인들의 선택 동작 이전에 수행될 수 있다.
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公开(公告)号：KR1020040084131A
公开(公告)日：2004-10-06
申请号：KR1020030018963
申请日：2003-03-26
Applicant: 삼성전자주식회사
IPC: G11C16/00
CPC classification number: G11C7/08 , G11C16/26 , G11C2207/005
Abstract: PURPOSE: A flash memory device capable of reducing a read time is provided to reduce a data read time in a burst read mode. CONSTITUTION: A semiconductor memory device includes a plurality of first bit lines and a plurality of second bit lines. A signal generator circuit generates a flag signal informing a burst read operation. An address generator circuit(200) generates an address in response to the flag signal. A column selection circuit(120) selects a part of the plurality of first bit lines in response to the address. The selected first bit lines are connected to the plurality of second bit lines respectively. A discharge circuit discharges voltages of the plurality of second bit lines in response to the flag signal.
Abstract translation: 目的：提供能够减少读取时间的闪存器件，以减少突发读取模式下的数据读取时间。 构成：半导体存储器件包括多个第一位线和多个第二位线。 信号发生器电路产生通知突发读取操作的标志信号。 地址发生器电路（200）响应于标志信号产生地址。 列选择电路（120）响应于地址选择多个第一位线的一部分。 所选择的第一位线分别连接到多个第二位线。 放电电路响应于标志信号而放电多个第二位线的电压。
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公开(公告)号：KR1020010002292A
公开(公告)日：2001-01-15
申请号：KR1019990022033
申请日：1999-06-14
Applicant: 삼성전자주식회사
Inventor： 박동호
IPC: G11C8/00
CPC classification number: G11C16/08 , G11C16/16 , G11C16/3477 , G11C29/846
Abstract: PURPOSE: A circuit for selecting a word line within a flash memory device is provided to prevent supplying an erasing voltage to a failed word line so that an over-erasing of failed memory cells to reduce failed flash memory devices. CONSTITUTION: A flash memory device includes a memory cell array, plural word lines, plural bit lines, a decoder, a word line selection circuit(400) and a repair information memory. The word line selection circuit(400) includes plural word line selectors(WLS0,,,WLS127). Each word line selector includes switching circuits(SC1,,,SC8) and level shifters(LS1,,,LS8). Each switching circuit(SC1,,,SC8) transmits one of a program voltage(Vpp), a ground voltage(VSS) and an erasing voltage(Vera), according to decoding addresses(nSS0,,,nSS127) of a first group and switch-control signals regarding a redundancy information. Each level shifter(LS1,,,LS8) transmits one of the program voltage(Vpp), a reading voltage(Vrea), the ground voltage(VSS) and erasing voltage(Vera) according to decoding addresses(PWL0,,,PWL7) and a voltage from a switching circuit(SC1). Here, each level shifter(LS1,,,LS8) prevents supplying the erasing voltage(Vera) to a failed word line.
Abstract translation: 目的：提供一种用于在闪速存储器件内选择字线的电路，以防止向故障字线提供擦除电压，以便故障存储器单元的过度擦除以减少故障闪存器件。 构成：闪速存储器件包括存储单元阵列，多个字线，多个位线，解码器，字线选择电路（400）和修复信息存储器。 字线选择电路（400）包括多个字线选择器（WLS0，...，WLS127）。 每个字线选择器包括开关电路（SC1，...，SC8）和电平移位器（LS1，...，LS8）。 每个开关电路（SC1，...，SC8）根据第一组的解码地址（nSS0，...，nSS127）发送编程电压（Vpp），接地电压（VSS）和擦除电压（Vera）中的一个， 关于冗余信息的开关控制信号。 每个电平移位器（LS1 ,,, LS8）根据解码地址（PWL0，...，PWL7）传送编程电压（Vpp），读取电压（Vrea），接地电压（VSS）和擦除电压（Vera） 和来自开关电路（SC1）的电压。 这里，每个电平移位器（LS1 ,,, LS8）防止向故障字线提供擦除电压（Vera）。
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公开(公告)号：KR1020000002335A
公开(公告)日：2000-01-15
申请号：KR1019980023017
申请日：1998-06-18
Applicant: 삼성전자주식회사
IPC: H01L29/788
CPC classification number: H01L27/115
Abstract: PURPOSE: A semiconductor device is provided to prevent the increase of the bulk voltage caused by a hot carrier. CONSTITUTION: The non-volatile memory device comprises; a memory cells array having plural number of cells aligned in a matrix shape of main word lines and main bit lines; plural number of dummy bit lines(2,4) aligned to the heat direction in the environment of the memory cells; a bulk damping to deliver a bulk voltage to the dummy bit lines.
Abstract translation: 目的：提供一种半导体器件，以防止热载体引起的体电压增加。 构成：非易失性存储装置包括： 具有以主字线和主位线的矩阵形状排列的多个单元的存储单元阵列; 在存储单元的环境中与热方向对准的多个虚拟位线（2,4） 用于将体电压传递到虚拟位线的体积阻尼。
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