公开(公告)号：KR1019970029073A

公开(公告)日：1997-06-26

申请号：KR1019950043979

申请日：1995-11-27

Applicant: 삼성전자주식회사

Inventor： 박성배

IPC: G06F12/08

Abstract: 1. 청구범위에 기재된 발명이 속한 기술분야
디지탈 컴퓨터의 캐쉬메모리를 액세스하는 회로 및 방법에 관한 것이다.
2. 발명이 해결하려고 하는 기술적 과제
TLB의 액세스시 힛/미스 판별시간을 최소화하고, 불필요한 명령어-TLB에 의한 전력 낭비를 없애며, 마이크로-TLB에서 페이지 크기에 따라 가변처리가 가능하게 하는 회로 및 방법을 제공함에 있다.
3. 발명의 해결방법의 요지
다음 명령어가 동일 페이지에 있을 경우 주 명령어-TLB를 액세스하지 않고 한 엔트리의 마이크로-TLB를 액세스하여 힛/미스를 가림으로써 힛/미스 판별시간을 최소화하고, 불필요한 명령어-TLB에 의한 전력 낭비를 없애며, 마이크로-TLB에서 페이지 크기에 따라 가변처리가 가능하도록 구성함을 특징으로 한다.
4. 발명의 중요한 용도
캐쉬메모리로 액세스하는 데 이용한다.

公开(公告)号：KR101704439B1

公开(公告)日：2017-02-09

申请号：KR1020100093586

申请日：2010-09-28

Applicant: 삼성전자주식회사

Inventor： 박성배 ,  박현상 ,  문영수 ,  이시화 ,  류수정

IPC: H04N5/21 ,  G06K9/40 ,  H04N5/217 ,  G06T5/20

CPC classification number: G06K9/00973 ,  G06K9/40 ,  G06T5/002 ,  G06T5/20 ,  G06T2200/28 ,  G06T2207/20032

Abstract: 모든종류의입력영상에대하여잡음제거및 화질향상에필요한메디안필터링방법및 장치를제공한다. 메디안필터링장치는 N개의데이터를입력받고, 상기 N개의데이터를포함하는데이터세트를형성하고, 상기데이터세트에포함된상기 N개의데이터에기초하여 NxN크기의차분어레이를계산하며, 상기차분어레이의각 열마다성분값을합산하여, 기설정된값보다크거나같은값을가지는상기합산된값들중에서가장작은값을가지는열의인덱스를계산한다.

Abstract translation: 提供了一种用于去除噪声并提高相对于所有类型的输入图像的图像质量的中值滤波装置和方法。 中值滤波装置可以接收N个数据的输入，可以形成包括N个数据的数据集，可以基于数据集中的N个数据来计算具有N×N大小的差分阵列，可以 并且可以计算通过求和操作获得的并且大于或等于预设值的和值中具有最小值的列的索引。

公开(公告)号：KR1020100020896A

公开(公告)日：2010-02-23

申请号：KR1020090043352

申请日：2009-05-19

Applicant: 삼성전자주식회사

Inventor： 박성배 ,  정건옥 ,  신영민 ,  이회진 ,  최창준 ,  김민수

IPC: H03K17/693

CPC classification number: H03K17/693 ,  H03K17/005 ,  H03K19/0013 ,  H03K19/1737 ,  H03K2217/0036

Abstract: PURPOSE: A fast multiplexer, a semiconductor device including the same, and an electronic device including the semiconductor device are provided to process data with low power and high speed using separated data pathes. CONSTITUTION: A first path circuit(13) transmits one of a plurality of input signals as a first transmission signal using a plurality of first type pass transistors. A second path circuit(15) transmits one of the plurality of input signals as a second transmission signal using a plurality of second type pass transistors. An output circuit(17) outputs one of two voltages as an output signal in response to the first and second transmission signals. The first and second type pass transistors are respectively comprised of NMOSFET or PMOSFET.

Abstract translation: 目的：提供一种快速多路复用器，包括该半导体器件的半导体器件和包括该半导体器件的电子器件，以使用分离的数据裸片来处理低功率和高速度的数据。 构成：第一路径电路（13）使用多个第一类型的通过晶体管将多个输入信号中的一个作为第一发送信号发送。 第二路径电路（15）使用多个第二类型的通过晶体管将多个输入信号中的一个作为第二发送信号发送。 输出电路（17）响应于第一和第二传输信号而输出两个电压中的一个作为输出信号。 第一和第二类型传输晶体管分别由NMOSFET或PMOSFET组成。

公开(公告)号：KR100874949B1

公开(公告)日：2008-12-19

申请号：KR1020060112964

申请日：2006-11-15

Applicant: 삼성전자주식회사

Inventor： 박기호 ,  박성배 ,  김신덕 ,  박정욱 ,  박준규

IPC: G06F9/30 ,  G06F13/10 ,  G06F9/38 ,  H04N21/2312

CPC classification number: G06F15/8015

Abstract: A memory may be configured to rearrange and store data to enable a conflict free mode for a memory access pattern required by a coder-decoder(codec) and configured to output a plurality of data from a plurality of banks of the memory in parallel. In addition, a data interconnection unit is configured to shift the plurality of data output from the memory and provide the shifted data to a plurality of operation units as input data. The operation result from each of the plurality of operation units is stored in a region of the memory.

Abstract translation: 存储器可以被配置为重新排列和存储数据以启用用于由编码器 - 解码器（编解码器）所需的存储器访问模式的无冲突模式并且被配置为并行地输出来自存储器的多个存储体的多个数据。 另外，数据互连单元被配置为对从存储器输出的多个数据进行移位，并将移位后的数据作为输入数据提供给多个操作单元。 来自多个操作单元中的每一个的操作结果被存储在存储器的区域中。

公开(公告)号：KR1020080044102A

公开(公告)日：2008-05-20

申请号：KR1020060112964

申请日：2006-11-15

Applicant: 삼성전자주식회사

Inventor： 박기호 ,  박성배 ,  김신덕 ,  박정욱 ,  박준규

IPC: G06F9/30 ,  G06F13/10 ,  G06F9/38 ,  H04N21/2312

CPC classification number: G06F15/8015

Abstract: An SIMD(Single Instruction Multiple Data) processor and a memory array structure therefor are provided to enhance operational speed and minimize a memory access cost of a calculation element. An SIMD processor(100) includes an SIMD array(110), a data interconnection unit(150) and a memory(190). The SIMD array is composed of plural calculation elements(PE0-PE15), each of which includes an ALU(Arithmetic Logic Unit) and a register. The data interconnection unit plays a role of connecting data, received from the memory, to a corresponding one among the plural calculation elements. The memory plays a role of a buffer memory which temporarily stores pixel data used in processing images. The memory can be composed of a random access memory like an SRAM(Static Random Access Memory).

Abstract translation: 提供SIMD（单指令多数据）处理器及其存储器阵列结构以提高运算速度并使计算元件的存储器访问成本最小化。 SIMD处理器（100）包括SIMD阵列（110），数据互连单元（150）和存储器（190）。 SIMD阵列由多个计算元件（PE0-PE15）组成，每个元件包括一个ALU（算术逻辑单元）和一个寄存器。 数据互连单元起到将从存储器接收的数据连接到多个计算元素中的对应的数据的作用。 存储器起缓冲存储器的作用，其暂时存储处理图像中使用的像素数据。 存储器可以由诸如SRAM（静态随机存取存储器）的随机存取存储器组成。

公开(公告)号：KR100543465B1

公开(公告)日：2006-01-20

申请号：KR1020030053859

申请日：2003-08-04

Applicant: 고려대학교 산학협력단 ,  삼성전자주식회사

Inventor： 정건옥 ,  김진한 ,  박성배 ,  김철우 ,  윤석수 ,  윤석령

IPC: H03K5/05

CPC classification number: H03K5/133 ,  H03K5/135 ,  H03K2005/00156 ,  H03K2005/00286

Abstract: 본 발명은 반도체 집적 회로 내의 지연된 클록 신호를 발생하는 장치에 관한 것이다. 본 발명에 따른 지연된 클록 신호 발생장치는, 입력 클록 신호(CLK1)에 응답하여 복수의 위상 지연 클록 신호를 발생하는 지연 신호 발생 회로; 상기 복수의 위상 지연 클록 신호 중에서 상기 입력 클록 신호(CLK1)와 제 1 위상 차를 갖는 위상 지연 클록 신호를 검출하고, 출력 클록 신호(CLK2)를 출력하기 위한 선택 신호를 발생하는 위상 검출 회로; 상기 입력 클록 신호(CLK1) 및 상기 복수의 위상 지연 클록 신호 중에서 서로 인접하여 입력되는 두 신호를 미리 설정된 내분비로 내분하고, 상기 두 신호의 위상 차보다 작은 위상 차를 갖는 복수의 위상 보간 클록 신호를 발생하는 위상 보간 회로; 및 상기 선택 신호에 응답하여 상기 복수의 위상 보간 클록 신호 중에서 상기 입력 클록 신호(CLK1)와 제 2 위상 차를 갖는 출력 클록 신호(CLK2)를 출력하는 선택 회로를 포함한다. 본 발명에 의하면, 입력 클록 신호의 반주기를 감지하여 외부 제어신호나 피드백 루프의 필요 없이 입력 클록 신호보다 π/2 또는 3π/2 등 원하는 위상 차만큼 지연된 클록 신호를 얻을 수 있다.

公开(公告)号：KR1020050015168A

公开(公告)日：2005-02-21

申请号：KR1020030053859

申请日：2003-08-04

Applicant: 고려대학교 산학협력단 ,  삼성전자주식회사

Inventor： 정건옥 ,  김진한 ,  박성배 ,  김철우 ,  윤석수 ,  윤석령

IPC: H03K5/05

CPC classification number: H03K5/133 ,  H03K5/135 ,  H03K2005/00156 ,  H03K2005/00286

Abstract: PURPOSE: A delayed clock signal generator is provided to acquire a clock signal delayed as much as a desired delay period regardless of an external control signal or a feedback loop by sensing a half period of a clock signal. CONSTITUTION: A clock signal generator(100) is used for generating a clock signal. A delayed signal generation circuit(200) is used for receiving the clock signal and generating a phase-delayed clock signal. A phase detection circuit(300) is used for detecting the phase of the phase-delayed clock signal and generating a selection signal. A phase interpolation circuit(600) is used for receiving the phase-delayed clock signal and generating a phase-interpolated clock signal by interpolating two adjacent signals. A selection circuit(700) is used for outputting a delayed signal delayed as much as a phase difference of the phase-interpolated signals.

Abstract translation: 目的：提供延迟时钟信号发生器，以通过感测时钟信号的半周期来获取延迟多达期望延迟周期的时钟信号，而不管外部控制信号或反馈回路如何。 构成：时钟信号发生器（100）用于产生时钟信号。 延迟信号生成电路（200）用于接收时钟信号并产生相位延迟的时钟信号。 相位检测电路（300）用于检测相位延迟时钟信号的相位并产生选择信号。 相位插值电路（600）用于接收相位延迟时钟信号，并通过内插两个相邻信号产生相位插值时钟信号。 选择电路（700）用于输出延迟多个相位插值信号的相位差的延迟信号。

公开(公告)号：KR100343940B1

公开(公告)日：2002-07-20

申请号：KR1020000009610

申请日：2000-02-26

Applicant: 삼성전자주식회사

Inventor： 박성배

IPC: G06F12/10

Abstract: 세트 어소시어티브 캐쉬를 가지는 데이터 프로세서에서, 가상 주소는 중앙 처리 장치에서 발생된다. 가상 주소는 가상 페이지 번호와 가상 오프셋을 구비한다. 가상 페이지 번호는 물리 페이지 번호로 변환된다. 변환된 비트들 중의 적어도 한 비트는 쓰여질 캐쉬 세트에 관한 정보를 포함한다. 가상 페이지 번호는 변환된 캐쉬 세트 비트에 의해 수정된다. 그 다음, 수정된 가상 페이지 번호를 이용하여 캐쉬에 엑세스 한다. 이러한 방법으로, 캐쉬 쓰기 동작 동안의 얼리어싱 가능성을 제거하면서, 캐쉬 성능이 향상되고, 정확한 세그먼트 예측이 유지된다.

公开(公告)号：KR1020010046738A

公开(公告)日：2001-06-15

申请号：KR1019990050627

申请日：1999-11-15

Applicant: 삼성전자주식회사

Inventor： 박성배

IPC: G06F9/38

CPC classification number: G06F9/381 ,  G06F9/325 ,  G06F9/3808

Abstract: PURPOSE: A branch prediction method using an address trace is provided to reduce the size of a chip and the production cost by reducing the time for an address decoding, and by accurately predicting a branch with a small quantity of trace cache. CONSTITUTION: An address trace cache(220) is composed of a start address which stores an address in which each routine is started, an end address which represents an address in which each routine is ended, a current access loop counter which counts the number of current access of a relevant routine and an old access loop counter which counts the number of whole access of the routine.

Abstract translation: 目的：提供使用地址轨迹的分支预测方法，通过减少地址解码的时间，并通过精确地预测具有少量跟踪高速缓存的分支来减小芯片的尺寸和生产成本。 构成：地址跟踪缓存（220）由存储每个例程开始的地址的开始地址，表示每个例程结束的地址的结束地址，当前访问循环计数器 相关程序的当前访问和计数整个程序访问次数的旧访问循环计数器。

公开(公告)号：KR1019970012140A

公开(公告)日：1997-03-29

申请号：KR1019950027256

申请日：1995-08-29

Applicant: 삼성전자주식회사

Inventor： 박성배

IPC: G06F9/38

Abstract: 본 발명은 마이크로 컴퓨터의 파이프라인 멈춤 방지장치를 공개한다. 그 장치는 64비트 어드레스 애더, 제1 어드레스 버퍼, 제1데이타 캐쉬, 제1데이타 버퍼를 포함하고 잇는 마이크로 컴퓨터에 있어서, 64비트 어드레스 애더로 입력되는 명령어의 소정의 비트수에 해당하는 가변길이 어드레스를 1만큼 증가시켜 줌으로써 제1데이타 캐쉬에서 64비트 어드레스 처리로 인하여 발생하는 파이프라인 멈춤을 방지하기 위한 가변길이 어드레스 애더, 1만큼 증가된 가변길이 어드레스를 잠시 저장하기 위한 제2어드레스 버퍼, 제2어드레스 버퍼로부터 출력되는 어드레스를 입력으로 하여 해당 데이타를 출력하는 제2데이타 캐쉬, 데이타 캐쉬로부터의 데이타를 잠시 저장하기 위한 제2데이타 버퍼로 구성되어 있다. 따라서, 가변길이 어드레스 애더를 이용하여 최소 비트 어드레스로 캐쉬 억세스를 수행함으로써 특히 데이타 로딩시 발생하기 쉬운 파이프라인 멈춤을 방지할 수 잇는 효과가 있다.