公开(公告)号：KR1020120032132A

公开(公告)日：2012-04-05

申请号：KR1020100093586

申请日：2010-09-28

Applicant: 삼성전자주식회사

Inventor： 박성배 ,  박현상 ,  문영수 ,  이시화 ,  류수정

IPC: H04N5/21 ,  G06K9/40 ,  H04N5/217 ,  G06T5/20

CPC classification number: G06K9/00973 ,  G06K9/40 ,  G06T5/002 ,  G06T5/20 ,  G06T2200/28 ,  G06T2207/20032 ,  H04N5/21 ,  G06K9/00 ,  G06T5/00 ,  H04N5/217

Abstract: PURPOSE: A median filtering method and a device thereof are provided to reduce the computational complexity needed for calculating the median value. CONSTITUTION: An input unit(210) receives N data. A difference array calculating unit(220) forms a data set with the N data. The difference array calculating unit calculates an NxN sized difference array. An adding unit(230) adds up a component value of each column in the difference array. An index calculating unit(240) calculates an index for a column which has the smallest value from the added component values.

Abstract translation: 目的：提供中值滤波方法及其装置，以减少计算中值所需的计算复杂度。 构成：输入单元（210）接收N个数据。 差分数组计算单元（220）形成具有N个数据的数据集。 差分阵列计算单元计算N×N大小的差分阵列。 添加单元（230）将差异阵列中的每列的分量值相加。 索引计算单元（240）从相加的分量值计算具有最小值的列的索引。

公开(公告)号：KR100770891B1

公开(公告)日：2007-10-26

申请号：KR1020060075767

申请日：2006-08-10

Applicant: 삼성전자주식회사

Inventor： 현문필 ,  정희 ,  김진원 ,  유인재 ,  박성배

IPC: H04W8/08 ,  H04W92/12

CPC classification number: H04W8/08 ,  H04W4/02 ,  H04W80/04 ,  H04W88/005

Abstract: An interworking method between an ACR(Access Control Router) and a PDE(Position Determination Entity) in a portable Internet-based location recognition system and a system for the same are provided to establish criteria to construct various services by laying down a definition for the interworking between an ACR and a PDE. In case it is required to measure the location of a PSS(Portable Subscriber Station), a PDE transmits a pilot measure request message to an ACR(910). Receiving the pilot measure request message, the ACR transmits a scan request message to the PSS through a base station(920). In response to the scan request message, the PSS executes scanning for neighbor base stations and carries a scan result with a MOB_SCN_REPORT message to the base station(940). If the base station transmits a scan response message, which contains the scan result, to the ACR(950), the ACR transmits a pilot measure response message to the PDE(960). The PDE, receiving the pilot measuring response message, extracts necessary information and measures the location of the PSS.

Abstract translation: 提供了一种基于便携式因特网的位置识别系统中的ACR（访问控制路由器）和PDE（位置确定实体）之间的互通方法及其系统，以建立用于构建各种服务的标准， ACR和PDE之间的互通。 在需要测量PSS（便携式用户站）的位置的情况下，PDE向ACR发送导频测量请求消息（910）。 接收到导频测量请求消息，ACR通过基站（920）向PSS发送扫描请求消息。 响应于扫描请求消息，PSS对相邻基站执行扫描，并将具有MOB_SCN_REPORT消息的扫描结果携带到基站（940）。 如果基站将包含扫描结果的扫描响应消息发送到ACR（950），则ACR向PDE发送导频测量响应消息（960）。 接收导频测量响应消息的PDE提取必要信息并测量PSS的位置。

公开(公告)号：KR100609998B1

公开(公告)日：2006-08-09

申请号：KR1019990046056

申请日：1999-10-22

Applicant: 삼성전자주식회사

Inventor： 김영욱 ,  박성배

IPC: H01L21/20

Abstract: 채널 영역 하부에서 플로우팅 바디 효과(floating body effect)가 유발되는 것을 방지하여 SOI 제품의 특성 최적화를 이룰 수 있도록 한 SOI 소자 제조방법이 개시된다. 이를 구현하기 위하여 본 발명에서는, 제 1 실리콘층 상부에는 BOX층이 형성되고, 상기 BOX층 상에는 제 2 실리콘층이 형성되어 있는 구조의 SOI 기판을 준비하는 단계와, 채널 형성부를 한정하는 절연 재질의 마스크를 이용하여 상기 제 1 실리콘층의 표면이 소정 부분 노출되도록, 상기 제 2 실리콘층과 상기 BOX층을 순차 식각하여 상기 SOI 기판 내에 홈을 형성하는 단계와, 상기 홈 내에 평탄화된 에피층을 형성하는 단계와, 소자분리영역을 한정하는 절연 재질의 마스크를 이용하여 상기 BOX층의 표면이 소정 부분 노출되도록 상기 제 2 실리콘층을 식각하는 단계와, 상기 제 2 실리콘층의 식각 부위에 소자격리막을 형성하는 단계와, 상기 에피층을 포함한 상기 제 2 실리콘층 상의 소정 부분에 게이트 산화막을 개재하여 게이트 전극을 형성하는 단계 및, 상기 게이트 전극 양 에지측의 상기 제 2 실리콘층 내에 LDD 구조의 소스/드레인 영역을 형성하는 단계로 이루어진 SOI 소자 제조방법이 제공된다.

公开(公告)号：KR1020050106577A

公开(公告)日：2005-11-10

申请号：KR1020040031353

申请日：2004-05-04

Applicant: 삼성전자주식회사

Inventor： 정건옥 ,  윤석령 ,  박성배 ,  김철우 ,  김진한 ,  윤석수

IPC: H03K3/356

CPC classification number: H03K3/356147 ,  H03K3/012 ,  H03K3/037 ,  H03K3/3562

Abstract: 래치와 상기 래치를 구비하는 플립플롭에 제시된다. 상기 래치는 입력단과 제1노드사이에 접속되고, 펄스를 수신하는 게이트를 구비하는 NMOS 트랜지스터; 전원과 상기 제1노드사이에 접속되는 PMOS트랜지스터; 상기 제1노드와 상기 PMOS 트랜지스터의 게이트 사이에 접속되는 제1인버터; 상기 제1노드와 상기 제1인버터의 출력단사이에 접속되는 트라이-스테이트 버퍼; 상기 제1노드의 출력신호를 반전시키는 제2인버터; 및 상기 제2인버터의 출력신호를 수신하고 반전시키는 제3인버터를 구비한다. 상기 기술적 과제를 달성하기 위한 플립플롭은 클락신호를 수신하고 제1펄스와 제2펄스를 발생하는 펄스 발생기; 상기 제1펄스의 상태와 상기 제2펄스의 상태에 기초하여 입력단으로 입력되는 입력신호를 출력단으로 전송하거나 래치하는 래치를 구비한다.

公开(公告)号：KR1020040070616A

公开(公告)日：2004-08-11

申请号：KR1020030006790

申请日：2003-02-04

Applicant: 삼성전자주식회사

Inventor： 정건옥 ,  박성배

IPC: H03B19/00

CPC classification number: H03K5/00006 ,  G06F7/68 ,  H03K5/1565 ,  H03L7/0814

Abstract: PURPOSE: A frequency multiplier capable of adjusting the duty cycle of a clock and a multiplying method are provided to automatically adjust the duty cycle of the multiplied clock by controlling the delay amount of the delay circuit. CONSTITUTION: A frequency multiplier capable of adjusting the duty cycle of a clock includes a delay circuit(210), an exclusive logical adder(220) and a control circuit(230). The delay circuit(210) receives a first clock and outputs a delay clock by a predetermined time. The exclusive logical adder(220) receives the first clock and the delayed clock and outputs the second clock by exclusively and logically adding the first clock and the delayed clock. The control circuit(230) detects the phase difference between the first clock and the delay clock and outputs a predetermined control signal corresponding to the detected phase difference to the delay circuit(210). And, the control signal controls the delay amount of the delay circuit(210).

Abstract translation: 目的：提供能够调整时钟占空比的倍频器和乘法方式，通过控制延迟电路的延迟量来自动调整倍频时钟的占空比。 构成：能够调整时钟的占空比的倍频器包括延迟电路（210），异或逻辑加法器（220）和控制电路（230）。 延迟电路（210）接收第一时钟并将延迟时钟输出预定时间。 排他逻辑加法器（220）接收第一时钟和延迟的时钟，并通过专门地逻辑地添加第一时钟和延迟的时钟来输出第二时钟。 控制电路（230）检测第一时钟和延迟时钟之间的相位差，并将对应于检测到的相位差的预定控制信号输出到延迟电路（210）。 并且，控制信号控制延迟电路（210）的延迟量。

公开(公告)号：KR1020020013700A

公开(公告)日：2002-02-21

申请号：KR1020010019943

申请日：2001-04-13

Applicant: 삼성전자주식회사

Inventor： 박성배 ,  김준 ,  김은한 ,  강희성 ,  김영욱

IPC: H01L29/78

Abstract: PURPOSE: A silicon-on-insulator(SOI) field-effect-transistor(FET) including a body contact for removing a floating body effect is provided to reduce an occupying area and to prevent an abnormal operation of a circuit caused by contact capacitance, by eliminating the need to additionally form an metal interconnection for supplying power source to a body. CONSTITUTION: A buried oxide layer(51) is formed on a semiconductor substrate(50). The body constituting an active region is formed on the buried oxide layer. A gate oxide layer(48) is formed on the body. A gate(46) is formed on the gate oxide layer. The body contact(442) supplies the power source to the body. A trench penetrates an isolation region(41) surrounding the body, the body and the buried oxide layer. A conductive supplement is filled in the trench to electrically connect the body with the semiconductor substrate.

Abstract translation: 目的：提供包括用于去除浮体效应的体接触的绝缘体上硅（SOI）场效应晶体管（FET），以减少占用面积并防止由接触电容引起的电路的异常操作， 通过不需要另外形成用于向身体供电的金属互连。 构成：在半导体衬底（50）上形成掩埋氧化物层（51）。 在掩埋氧化物层上形成构成有源区的主体。 在主体上形成栅极氧化物层（48）。 栅极（46）形成在栅极氧化物层上。 身体接触（442）将电源供应到身体。 沟槽穿透围绕身体，身体和掩埋氧化物层的隔离区域（41）。 导电补充剂填充在沟槽中以将本体与半导体衬底电连接。

公开(公告)号：KR1020010039843A

公开(公告)日：2001-05-15

申请号：KR1020000049609

申请日：2000-08-25

Applicant: 삼성전자주식회사

Inventor： 김영욱 ,  김병선 ,  강희성 ,  고영건 ,  박성배

IPC: H01L29/78

CPC classification number: H01L29/78615

Abstract: PURPOSE: An SOI semiconductor IC and a fabricating method thereof are to remove a floating body effect and a parasitic bipolar effect to prevent a body region of the transistor from being electrically floated, thereby increasing reliability of a product. CONSTITUTION: An isolated transistor active region(1a) is formed on the first conductive type semiconductor layer. The first conductive type body line(1b) as a part of the semiconductor layer is disposed at one side of the transistor active region. A device isolating film encloses a sidewall of the body line and the transistor active region to be contacted with a buried insulating layer. The first conductive type body extending portion is extended from the sidewall of the transistor active region to be electrically connected with the body line. The first conductive type body extending portion(1e) has a thinner thickness than the transistor active region. A body insulating(3a) layer is formed on the body extending portion. An insulated gate pattern crosses an upper portion of the transistor active region to be overlapped with the body insulating layer.

Abstract translation: 目的：SOI半导体IC及其制造方法是去除浮体效应和寄生双极效应，以防止晶体管的体区电浮动，从而提高产品的可靠性。 构成：在第一导电型半导体层上形成隔离晶体管有源区（1a）。 作为半导体层的一部分的第一导电型体线（1b）设置在晶体管有源区的一侧。 器件隔离膜包围体线的侧壁和晶体管有源区以与掩埋绝缘层接触。 第一导电型体延伸部分从晶体管有源区的侧壁延伸以与体线电连接。 第一导电类型体延伸部分（1e）具有比晶体管有源区域更薄的厚度。 在本体延伸部分上形成有主体绝缘（3a）层。 绝缘栅极图案与晶体管有源区的上部交叉以与主体绝缘层重叠。

公开(公告)号：KR1020010038179A

公开(公告)日：2001-05-15

申请号：KR1019990046056

申请日：1999-10-22

Applicant: 삼성전자주식회사

Inventor： 김영욱 ,  박성배

IPC: H01L21/20

Abstract: PURPOSE: A method for manufacturing a silicon-on-insulator(SOI) device is provided to prevent a floating body effect in a region under a channel region, by directly connecting the channel region of a unit device formed in an upper portion of a buried oxide(BOX) layer with a silicon layer under the BOX layer formed right under the BOX layer. CONSTITUTION: An SOI substrate is prepared in which a buried oxide(BOX) layer(102) is formed on the first silicon layer(100) and the second silicon layer(104) is formed on the BOX layer. The second silicon layer and the BOX layer are sequentially etched to expose a predetermined portion of the surface of the first silicon layer by using a mask of an insulating material confining a channel formation part, and to form a groove in the SOI substrate. An epi layer(110) planarized in the groove is formed. The second silicon layer is etched to expose a predetermined portion of the surface of the BOX layer by using a mask of an insulating material confining an isolating region. An isolating layer is formed in the etched portion of the second silicon layer. A gate electrode(120) is formed in a predetermined portion on the second silicon layer including the epi layer by interposing a gate oxide layer(118). A source/drain region(122a,122b) of an LDD structure is formed in the second silicon layer at both edges of the gate electrode.

Abstract translation: 目的：提供一种用于制造绝缘体上硅（SOI）器件的方法，以通过直接连接形成在掩埋的上部的单元器件的沟道区域来防止沟道区域下方的浮体效应 BOX层下方的BOX层下面形成有硅层的氧化物（BOX）层。 构成：准备在第一硅层（100）上形成掩埋氧化物（BOX）层（102）并在BOX层上形成第二硅层（104）的SOI衬底。 通过使用限制沟道形成部分的绝缘材料的掩模，依次蚀刻第二硅层和BOX层，以暴露第一硅层的表面的预定部分，并在SOI衬底中形成沟槽。 形成在槽内平坦化的外延层（110）。 通过使用限制隔离区域的绝缘材料的掩模来蚀刻第二硅层以暴露BOX层的表面的预定部分。 在第二硅层的蚀刻部分中形成隔离层。 通过插入栅极氧化物层（118），在包括外延层的第二硅层上的预定部分中形成栅电极（120）。 LDD结构的源极/漏极区域（122a，122b）在栅电极的两个边缘处形成在第二硅层中。

公开(公告)号：KR1019990044828A

公开(公告)日：1999-06-25

申请号：KR1019980039440

申请日：1998-09-23

Applicant: 삼성전자주식회사

Inventor： 박성배

IPC: G06F9/30

Abstract: RISC 환경에서 CISC 명령어들을 실행하기 위한 시스템 및 방법이 공개된다.
맵퍼/인터페이스 회로는 x86 명령어 세트로부터 추출된 것일 수 있는 CISC 명령어들을 받아들이고, 그에 대응하는 RISC 명령어들로 번역한 다음, 실행을 위해 이들을 RISC 마이크로프로세서로 전달한다. 인터페이스 회로는 상기 RISC 마이크로프로세서와 별개의 것이며, 이에 따라 마이크로프로세서의 효율을 향상시키고 프로세서 및 하드웨어 개발을 단순화시키게 되는 오프-칩(Off-chip) 번역이 이루어진다. 명령어들은 CISC 명령어들 내에서의 경계들에 의해 정의되는 그룹단위로 번역될 수 있다. 하나의 명령어 그룹이 마이크로프로세서로 전달되어 실행되는 동안, 그와 동시에 다음 명령어 그룹이 번역된다. 본 발명의 회로가 표준형 x86 마더보드상의 표준형 x86 소켓에 꽂아질 수 있는 방식으로 본 발명의 플러그인 맵퍼/인터페이스 회로는 x86 프로세서와 플러그 호환성을 가진다. 표준형 상용 부품들이 호스트로 사용될 수 있기 때문에, 시스템 개발 및 생산에 상당한 비용 절감이 실현된다.

公开(公告)号：KR101782373B1

公开(公告)日：2017-09-29

申请号：KR1020100111743

申请日：2010-11-10

Applicant: 삼성전자주식회사

Inventor： 류수정 ,  박성배 ,  서웅 ,  조영철 ,  김정욱 ,  정무경 ,  김호영

IPC: G06F9/30 ,  G06T1/60 ,  G06F12/02

CPC classification number: G06T1/60

Abstract: 적어도두 개의축을갖는다차원공간에기초하여주소공간이정의되는메모리부, 및두 개의축 중에서제 1 축에대응되는행(row)을가리키는제 1 포인터가저장되는제 1 포인터레지스터, 및두 개의축 중에서제 2 축에대응되는열(column)을가리키는제 2 포인터가저장되는제 2 포인터레지스터를포함하는메모리접근부를포함하는 XY 스택메모리를이용한컴퓨팅장치가제공된다.

Abstract translation: 一种存储单元，其中基于具有至少两个轴的维度空间来定义地址空间，以及第一指针寄存器，其中存储指示与所述两个轴中的第一轴对应的行的第一指针， 以及第二指针寄存器，其中指示对应于两个轴的列的第二指针被存储在XY堆栈存储器中。