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公开(公告)号：KR100515023B1
公开(公告)日：2006-05-12
申请号：KR1019970057921
申请日：1997-11-04
Applicant: 삼성전자주식회사
IPC: H01L27/085
Abstract: 본 발명에 따른 집적 회로는 적어도 2 개의 직렬로 연결된 다이나믹 회로들과 상기 다이나믹 회로들 사이에 연결된 스태틱 회로를 구비한다. 이로써, 상기 다이나믹 회로들 중 전단 출력이 노이즈 (예컨대, 전원 노이즈 또는 인접한 신호 라인에 의한 커플링)에 의해서 가변되어 다음 단의 다이나믹 회로의 입력에 영향을 미치는 경우, 본 발명에 따른 스태틱 회로에 의해서 방지될 수 있다.
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公开(公告)号：KR100306966B1
公开(公告)日：2001-11-30
申请号：KR1019980031950
申请日：1998-08-04
Applicant: 삼성전자주식회사
IPC: G11C11/407
Abstract: 파이프라인드 멀티-비트 프리페치 아키텍쳐를 가지는 동기형 버스트 반도체 메모리 장치는 독출 및 기입 버스트 모드들 각각을 위한 별개의 내부 어드레스 발생기들을 포함한다. 상기 동기형 메모리 장치는 코어 사이클 시간을 줄이기 위한 오토-트래킹 비트 라인 스킴, 전류 감소를 위한 단축 메인 데이터 라인, 듀얼-레일 리세트 다이나믹 회로를 통해서 고속 전달 특성을 가지는 노이즈 면역 회로, 2-비트 프리페치 동작, 그리고 프로세서 데이터-유효 시간을 보장하기 위해 출력 데이터와 동기되는 스트로브 클럭들을 채용한다.
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公开(公告)号：KR100282044B1
公开(公告)日：2001-03-02
申请号：KR1019980031951
申请日：1998-08-04
Applicant: 삼성전자주식회사
Abstract: 여기에 개시되는 반도체 메모리 장치는 복수 개의 메모리 셀들, 워드 라인을 선택하기 위한 신호를 발생하는 행 선택 회로, 상기 워드 라인 선택 신호가 비활성화될 때 비트 라인들을 프리챠지하기 위한 프리챠지 회로를 포함한다. 그러므로 워드라인이 비활성화 때, 비트 라인이 프리챠지되므로 프리챠지 속도를 향상시킬 수 있다.
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公开(公告)号：KR100223675B1
公开(公告)日：1999-10-15
申请号：KR1019960076766
申请日：1996-12-30
Applicant: 삼성전자주식회사
IPC: G11C7/00
CPC classification number: G11C7/1057 , G11C7/1051 , G11C7/106 , G11C7/1069
Abstract: 고속동작용 반도체 메모리 장치에 적합한 데이터 출력관련 회로가 개시된다. 그러한 회로는, 센싱 데이터를 출력하는 센스앰프와; 상기 센스앰프에서 출력되는 상기 센싱 데이터의 레벨을 변환하고 이를 레벨 시프팅 데이터로서 출력하는 레벨 시프터와; 상기 레벨 시프팅 데이터에 응답하여 상기 레벨 시프팅 데이터를 래치한 후 셀프 리셋되며, 데이터 패싱클럭의 수신시 상기 제1래치노드들에 래치되어 있던 상기 데이터를 내부의 제2래치노드들에 래치하고 이를 출력단들을 통하여 출력하는 데이터 출력버퍼와; 상기 레벨 시프팅 데이터가 출력되기 전에는 인가되는 서브 센싱 인에이블 신호에 응답하여 상기 메인 센싱 인에이블 신호 및 상기 시프팅 인에이블 신호를 각기 제1 및 제2논리레벨로서 생성하여 상기 센스앰프 및 상기 레벨 시프터의 동작을 순차로 활성화시킴으로써 상기 데이터 출력버퍼의 셀프 래치동작을 제어하며, 상기 레벨 시프팅 데이터가 셀프 래치된 직후에는 상기 메인 센싱 인에이블 신호 및 상기 시프팅 인에이블 신호를 각기 제2 및 제1논리레벨로서 생성하여 상기 센스앰프 및 상기 레벨 시프터의 동작을 순차로 디스에이블 시킴으로써 상기 데이터 출력버퍼가 상기 레벨 시프팅 데이터를 래치한채로 셀프 리셋되도록 제어하는 셀프 리셋 제어부를 적어도 포함함을 특징으로 한다.
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Patent Agency Ranking
公开(公告)号：KR1019990069649A
公开(公告)日：1999-09-06
申请号：KR1019980004036
申请日：1998-02-11
Applicant: 삼성전자주식회사
IPC: G11C7/00
Abstract: 본 발명에 따른 동기형 메모리 장치의 어드레스 입력 버퍼는 외부 어드레스를 받아들이기 위한 어드레스 버퍼와 외부 어드레스의 입력을 알리는 어드레스 입력 신호를 받아들이기 위한 어드레스 입력 신호 버퍼와 외부 클럭 신호를 받아들이기 위한 클럭 버퍼와 상기 어드레스 버퍼에서 출력된 내부 어드레스를 래치하기 위한 제 1 및 제 2 래치 회로 그리고, 상기 어드레스 버퍼와 상기 제 1 및 제 2 래치 회로들을 제어하기 위한 제 1 및 제 2 제어 신호들을 발생하는 제어 회로를 포함하고 있다.
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公开(公告)号：KR100184464B1
公开(公告)日：1999-05-15
申请号：KR1019950044241
申请日：1995-11-28
Applicant: 삼성전자주식회사
IPC: G06F12/02
CPC classification number: G11C8/00 , G11C8/06 , G11C2207/2218
Abstract: 1. 청구 범위에 기재된 발명이 속한 기술분야 : 반도체 메모리 장치의 디코딩 회로에 관한 것이다.
2. 발명이 해결하려고 하는 기술적 과제 : 디코딩의 고속동작을 제공함에 있다.
3. 발명의 해결방법의 요지 : 동기형 반도체 메모리장치의 디코딩 회로는 외부에서 어드레스 버퍼로 인가되는 어드레스를 리드용 어드레스와 라이트용 어드레스로 구별시 라이트 인에이블 신호를 상기 어드레스의 디코딩 후에 인가하는 구조로 된 리드 어드레스 디코더 및 라이트 어드레스 디코더를 가진다.
4. 발명의 중요한 용도 : 동기형 반도체 메모리장치내의 디코더로서 유효 적합하게 사용된다.-
公开(公告)号：KR100172399B1
公开(公告)日：1999-03-30
申请号：KR1019950030735
申请日：1995-09-19
Applicant: 삼성전자주식회사
IPC: G11C29/00
CPC classification number: G11C29/50
Abstract: 1. 청구범위에 기재된 발명이 속하는 기술 분야
반도체 메모리 장치의 번-인 테스트에 관한 것이다.
2. 발명이 해결하려고 하는 기술적 과제
번-인 단축회로를 사용할시 발생될 수 있는 과전류를 방지할 수 있는 반도체 메모리 장치를 제공함에 있다.
3. 발명의 해결방법의 요지
셀들의 결함상태를 판별하기 위한 테스트 신호를 프리차아지부내의 트랜지스터들에 인가하고, 이어 상기 셀들을 선택하기 위한 선택신호를 소정의 간격을 두고 상기 셀들에 인가하는 제1과정과, 반전된 상기 선택신호들을 상기 셀들에 인가하고, 이어 반전된 상기 테스트신호를 소정의 간격을 두고 상기 트랜지스터들에 인가하여 턴-온시키는 제2과정을 구비한다.
4. 발명의 중요한 용도
반도체 메모리 장치에 적합하게 사용된다.-
公开(公告)号：KR100164801B1
公开(公告)日：1999-02-01
申请号：KR1019950021042
申请日：1995-07-18
Applicant: 삼성전자주식회사
Abstract: 1. 청구 범위에 기재된 발명이 속한 기술분야
반도체 메모리 장치의 퓨즈소거 유무를 확인하기 위한 회로에 관한 것이다.
2. 발명이 해결하려고 하는 기술적 과제
ESD(Electro static discharge) 테스트시에 발생되는 과전류에 의한 게이트산화막의 파괴가 방지되는 반도체 메모리 장치의 퓨즈소거 유무를 확인하기 위한 회로를 제공함에 있다.
3. 발명의 해결방법의 요지
게이트와 드레인은 (+)패드에 연결된 제1모오스트랜지스터와 게이트와 드레인은 상기 제1모오스트랜지스터의 소오스와 연결되는 제2모오스트랜지스터와 게이트와 드레인은 상기 제2모오스트랜지스터의 소오스와 연결되는 제3모오스트랜지스터와 게이트는 퓨즈소거의 유무에 따라 천이되는 입력신호가 인가되고 드레인은 상기 제3모오스트랜지스터의 소오스와 연결되는 제4모오스트랜지스터와 게이트와 소오스는 상기 (-)패드에 연결되고 드레인은 상기 제3모오스트랜지스터의 소오스와 상기 제4모오스트랜지스터의 드레인이 공통연결되는 제5모오스트랜지스터를 가지는 것을 요지로 한다.
4. 발명의 중요한 용도
패드에 인가되는 높은 전압에 강하된 반도체 메모리 장치의 퓨즈소거의 유무를 확인하기 위한 회로에 적합하다.-
公开(公告)号：KR1019980073513A
公开(公告)日：1998-11-05
申请号：KR1019970008829
申请日：1997-03-15
Applicant: 삼성전자주식회사
IPC: G11C11/409
Abstract: 개시되는 버스트 RAM은 메모리 셀 어레이 (100)의 열들을 선택하는 열 선택 회로 (110)와, 버스트 어드레스 신호들을 발생하는 버스트 카운터 로직 (108)과, 버스트 어드레스에 응답하여 동작하는 버스트 열 선택 회로 (120)를 구비한다. 외부 열 어드레스에 대응하는 내부 열 어드레스가 첫 번째 버스트 어드레스 신호로서 열 선택 회로 (110)으로 인가된다. 열 선택 회로 (110)는 상기 첫 번째 버스트 어드레스 신호에 응답하여 선택된 행들 상의 적어도 2 개의 열들이 동시에 선택한다. 버스트 독출 모드에서, 첫 번째 버스트 어드레스에 의해 적어도 2 개의 열들이 동시에 선택됨과 아울러 상기 선택된 열들에 각각 대응하는 적어도 2 개의 감지 증폭기들에 의해 상기 선택된 열들 상의 선택된 셀들에 저장된 데이터가 동시에 증폭된다. 상기 증폭된 데이터는 레지스터 (114)에 저장된다. 버스트 어드레스들은 버스트 열 선택 회로 (120)으로 인가된다. 버스트 열 선택 회로 (120)은 상기 레지스터 (114)에 저장된 데이터를 1 비트씩 순차로 대응하는 데이터 라인 쌍 (I/O)로 전달한다. 이로써, 첫 번째 버스트 어드레스에 따른 첫 번째 열 선택 신호가 발생되는 시점으로부터 마지막 버스트 어드레스에 따른 마지막 1-비트 데이터의 감지가 완료되는 시점까지의 시간이 종래에 비해 상당히 줄어든다.
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