公开(公告)号：KR100391147B1

公开(公告)日：2003-07-16

申请号：KR1020000062502

申请日：2000-10-24

Applicant: 삼성전자주식회사

Inventor： 권국환 ,  서영호

IPC: G11C7/00

CPC classification number: G11C7/1039 ,  G11C7/1051

Abstract: In order to reduce a cycle time and enable a high-speed operation in a semiconductor memory, the memory is constructed having a multi-pipeline structure. The multi-pipeline structure, for instance, includes a three-stage pipeline, in which an additional data register is introduced between a sense amplifier and a main data line. The remaining memory structure can be configured in a manner comparable to that of a conventional two-stage pipeline semiconductor memory.

Abstract translation: 为了减少周期时间并在半导体存储器中实现高速操作，存储器被构造为具有多管线结构。 例如，多流水线结构包括三级流水线，其中在读出放大器和主数据线之间引入附加的数据寄存器。 剩余的存储器结构可以以与传统的两级流水线半导体存储器相比的方式配置。

公开(公告)号：KR100225850B1

公开(公告)日：1999-10-15

申请号：KR1019960071822

申请日：1996-12-24

Applicant: 삼성전자주식회사

Inventor： 김수철 ,  권국환

IPC: G11C11/40

Abstract: 본 발명은 반도체 메모리 장치에 관한 것으로서, 더 구체적으로는 ESD CDM에 의해 게이트 산화막이 파괴되는 것을 방지하기 위한 반도체 메모리 장치의 PAD I/O 회로에 관한 것으로서, 제 1 내지 제 3 구동 신호들을 출력하는 데이터 출력 버퍼를 구비한 반도체 메모리의 PAD I/O 회로에 있어서, PAD에 전기적으로 연결된 도전경로와; 제 1 전원전압이 인가되는 제 1 전원단자와; 제 2 전원전압이 인가되는 제 2 전원단자와; 상기 데이터 출력 버퍼로부터 출력된 상기 제 1 및 제 2 구동신호들에 응답하여, 상기 PAD를 상기 제 1 전원전압으로 풀업시키는 풀업 수단과; 상기 제 3 구동신호에 응답하여, 상기 PAD를 상기 제 2 전원전압으로 풀다운시키는 풀다운 수단과; 상기 제 1 내지 제 3 구동신호들을 입력받아, 상기 구동신호들에 고전압의 정전기가 챠지되어 있을 경우 이를 상기 제 2 전원단자로 흘려주는 디스챠지 수단을 포함한다.

公开(公告)号：KR1019980082310A

公开(公告)日：1998-12-05

申请号：KR1019970017153

申请日：1997-05-03

Applicant: 삼성전자주식회사

Inventor： 김수철 ,  권국환

IPC: G11C11/401

Abstract: 본 발명은 안정된 라이트를 가지는 반도체 메모리 장치에 관한 것이다. 본 발명의 요지는 매트릭스 형태로 배열된 복수개의 메모리 쎌들과, 상기 메모리 쎌에 상호 교차 접속된 복수개의 워드라인들 및 비트라인들과, 외부로부터 데이터를 상기 메모리 쎌로 전송하거나 역전송하기 위한 복수개의 데이터라인들을 가지는 반도체 메모리 장치에 있어서, 디코딩된 컬럼어드레스의 출력신호를 입력으로 하여 인에이블시 상기 비트라인들과 상기 데이터라인들을 연결하는 전송부와, 디코딩된 컬럼어드레스의 출력시마다 인에이블되는 제어신호에 의해 라이트 드라이버 인에이블 신호가 인에이블됨으로써 구동되는 데이터 입력 드라이버를 가짐을 특징으로 한다.

公开(公告)号：KR1019980052797A

公开(公告)日：1998-09-25

申请号：KR1019960071822

申请日：1996-12-24

Applicant: 삼성전자주식회사

Inventor： 김수철 ,  권국환

IPC: G11C11/40

Abstract: 본 발명은 반도체 메모리 장치에 관한 것으로서, 더 구체적으로는 ESD CDM에 의해 게이트 산화막이 파괴되는 것을 방지하기 위한 반도체 메모리 장치의 PAD I/O 회로에 관한 것으로서, 제 1 내지 제 3 구동 신호들을 출력하는 데이터 출력 버퍼를 구비한 반도체 메모리의 PAD I/O 회로에 있어서, PAD에 전기적으로 연결된 도전경로와; 제 1 전원전압이 인가되는 제 1 전원단자와; 제 2 전원전압이 인가되는 제 2 전원단자와; 상기 데이터 출력 버퍼로부터 출력된 상기 제 1 및 제 2 구동신호들에 응답하여, 상기 PAD를 상기 제 1 전원전압으로 풀업시키는 풀업 수단과; 상기 제 3 구동신호에 응답하여, 상기 PAD를 상기 제 2 전원전압으로 풀다운시키는 풀다운 수단과; 상기 제 1 내지 제 3 구동신호들을 입력받아, 상기 구동신호들에 고전압의 정전기가 챠지되어 있을 경우 이를 상기 제 2 전원단자로 흘려주는 디스챠지 수단을 포함한다.

公开(公告)号：KR1019970053875A

公开(公告)日：1997-07-31

申请号：KR1019950062171

申请日：1995-12-28

Applicant: 삼성전자주식회사

Inventor： 권국환 ,  박희철

IPC: H01L27/06

Abstract: 본 발명은 정전하 방전 특성을 개선하기 위한 입력 보호 회로의 배치도에 관한 것으로, 입력패드 아래에 상기 입력패드와 연결되는 모스 트랜지스터 및 다이오드로 구성된 입력 보호 회로를 형성시킬 수 있는 배치도를 구비함으로써, 입력패드에 순간적인 고전압이 가해질 경우 모스 트랜지스터를 통하여 흐르는 순간적인 방전 전류를 크게 증가시킬 수 있는 정전하 방전 특성을 개선하기 위한 입력 보호 회로의 배치도를 제공한다. 본 발명에 의하면, 반도체장치의 면적을 증가시키지 않으면서 EDS내압을 크게 증가시킬 수 있어 고집적 반도체 장치의 신뢰성을 개선시킬 수 있다.

公开(公告)号：KR1019970003199A

公开(公告)日：1997-01-28

申请号：KR1019950015397

申请日：1995-06-12

Applicant: 삼성전자주식회사

Inventor： 권국환 ,  박희철

IPC: G11C7/00

Abstract: 1. 청구범위에 기재된 발명이 속하는 기술분야
전원라인의 전압강하를 최소화하는 반도체 메모리 장치의 배치 방법에 관한 것이다.
2. 발명이 해결하려고 하는 기술적 과제
전원라인의 전압강하를 최소화하는 반도체 메모리의 배치 방법을 제공함에 있다.
3. 발명의 해결방법의 요지
복수개의 입출력단자와 비트라인을 프리차아지하는 전원라인을 포함하고, 상기 전원라인 전압강하를 방지하기 위한 반도체 메모리 장치의 배치 방법에 있어서 제 1메인워드라인 디코더의 좌우에 인접하여 전원라인을 공유하는 제 1메인 셀 어레이와 제 2메인 셀 어레이와, 상기 제 1메인 셀 어레이와 제 2메인 셀 어레이의 하부의 센스증폭기와 라이트 드라이브가공통으로 포함된 회로부에 이격되고 제 2메인 워드라인디코더의 좌우에 위치하며 전원전압라인을 공유하는 제 3메인 셀어레이와 제 4메인 셀 어레이로 배치되는 것을 요지로 한다.
4. 발명의 중요한 용도
전원라인의 전압이 강화된 반도체 메모리 장치에 적합하게 사용된다.

公开(公告)号：KR1019940003396B1

公开(公告)日：1994-04-21

申请号：KR1019910013276

申请日：1991-07-31

Applicant: 삼성전자주식회사

Inventor： 박희철 ,  권국환 ,  박용보

IPC: G11C11/41

Abstract: The semiconductor memory device comprising a memory cell where predetermined data are stored, a first and a second bit line, a first and a second data line and a sense amplifier, characterized in that the device further comprises transporting means which could maintain potential difference of threshold voltage or two times the threshold voltage between the first and the second bit lines during first operation, prevents generation of peak current at data line or bit line.

Abstract translation: 该半导体存储器件包括存储有预定数据的存储单元，第一和第二位线，第一和第二数据线以及读出放大器，其特征在于，所述器件还包括可保持阈值的潜在差值的输送装置 在第一次操作期间在第一和第二位线之间的电压或两倍的阈值电压，防止在数据线或位线产生峰值电流。

公开(公告)号：KR100526865B1

公开(公告)日：2006-02-08

申请号：KR1019980018133

申请日：1998-05-20

Applicant: 삼성전자주식회사

Inventor： 권국환 ,  김은철

IPC: G11C11/407

Abstract: 본 발명은 반도체 메모리 장치를 공개한다. 그 장치는 입력 전원전압 레벨을 가지고 외부로부터 입력되는 복수개의 데이터 및 어드레스 신호를 내부 전원전압 레벨을 가지는 신호로 변환하기 위한 복수개의 데이터 및 어드레스 입력버퍼들, 입력 전원전압 레벨을 가지고 외부로부터 입력되는 제어신호를 내부 전원전압 레벨을 가지는 신호로 변환하기 위한 제어신호 입력버퍼, 입력 전원전압 레벨을 가지고 외부로부터 입력되는 클럭신호를 내부 전원전압 레벨을 가지는 신호로 변환하여 셋-업/홀드 타임을 유지하기 위한 클럭신호를 발생하는 클럭신호 입력버퍼, 및 입력 전원전압 레벨을 가지고 외부로부터 입력되는 클럭신호를 내부 전원전압 레벨을 가지는 신호로 변환하여 사이클 타임과 속도를 위한 클럭신호를 발생하는 클럭신호 차동 입력버퍼로 구성되어 있다. 따라서, 내부 전원전압 또는 온도 변화에 따라 일정한 셋-업/홀드 타임을 가지고, 사이클 타임 및 속도를 개선할 수 있다.

公开(公告)号：KR100309800B1

公开(公告)日：2001-12-15

申请号：KR1019930023603

申请日：1993-11-08

Applicant: 삼성전자주식회사

Inventor： 박희철 ,  권국환 ,  임전택

IPC: G11C7/00

Abstract: PURPOSE: A synchronous random access memory is provided to perform a high-speed data access operation in a burst mode of operation. CONSTITUTION: A pre-decoder(200) receives and decodes an address through an address buffer(100), and outputs the decoded address(PDOn) to a main decoder(500) via a switch(2, 4, 6). A counter control circuit(800) operates synchronously with a clock signal(XK), and generates counter enable signals(KCOUNTpi, KCOUNT1, KCOUNT2) in response to an external control signal(XCONTROL). A counter(700) performs a setting operation in response to the counter enable signal(KCOUNT1) in a burst mode. A burst enable signal(KBurstB), which is designed to transfer an output signal of a burst address decoder(600) to the main decoder, is enabled regardless of a counter enable signal(KCOUNT2B), so that an output of the counter(700) is transferred immediately to the main decoder(500).

公开(公告)号：KR100311974B1

公开(公告)日：2001-11-02

申请号：KR1019990022202

申请日：1999-06-15

Applicant: 삼성전자주식회사

Inventor： 권국환 ,  노용환

IPC: G11C11/402

CPC classification number: G11C7/222 ,  G11C7/22

Abstract: 외부클럭신호에동기하여생성되는내부클럭신호의속도지연을최소화또는감소시키기위한동기타입반도체메모리디바이스용내부클럭발생회로가개시된다. 그러한내부클럭발생회로는, 제1클럭신호의제1상태에응답하여인가되는제1클럭인에이블신호를전송하기위한전송부와, 상기전송된제1클럭인에이블신호를래치하여제2클럭인에이블신호로서출력하는래치부와, 상기래치부로부터출력된상기제2클럭인에이블신호와상기제1클럭신호를게이팅하여상기내부클럭으로서의제2클럭신호를발생하는게이팅부를구비한다.