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公开(公告)号：KR100309800B1
公开(公告)日：2001-12-15
申请号：KR1019930023603
申请日：1993-11-08
Applicant: 삼성전자주식회사
IPC: G11C7/00
Abstract: PURPOSE: A synchronous random access memory is provided to perform a high-speed data access operation in a burst mode of operation. CONSTITUTION: A pre-decoder(200) receives and decodes an address through an address buffer(100), and outputs the decoded address(PDOn) to a main decoder(500) via a switch(2, 4, 6). A counter control circuit(800) operates synchronously with a clock signal(XK), and generates counter enable signals(KCOUNTpi, KCOUNT1, KCOUNT2) in response to an external control signal(XCONTROL). A counter(700) performs a setting operation in response to the counter enable signal(KCOUNT1) in a burst mode. A burst enable signal(KBurstB), which is designed to transfer an output signal of a burst address decoder(600) to the main decoder, is enabled regardless of a counter enable signal(KCOUNT2B), so that an output of the counter(700) is transferred immediately to the main decoder(500).
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公开(公告)号：KR1020000013220A
公开(公告)日：2000-03-06
申请号：KR1019980031951
申请日：1998-08-04
Applicant: 삼성전자주식회사
CPC classification number: G11C11/4087 , G11C7/12 , G11C11/4094
Abstract: PURPOSE: A semiconductor memory device is provided to improve the speed of a bit line precharging, data reading and data writing. CONSTITUTION: The semiconductor memory device comprises: at least a pair of bit lines; a plurality of memory cells disposed in parallel with the bit lines; a plurality of word lines respectively connected to the memory cells; a row selection circuit for generating a word line selection signal in response to a first and a second addresses corresponding to a desired word line among the word lines; a first logic circuit for generating a bit line precharge signal when the word line selection signal is disabled after receiving the first addresses; and a precharge circuit for precharging the bit lines to a precharge voltage in response to the precharge signal, the precharge circuit being connected to the bit lines.
Abstract translation: 目的：提供半导体存储器件以提高位线预充电，数据读取和数据写入的速度。 构成：半导体存储器件包括：至少一对位线; 与所述位线并联设置的多个存储单元; 分别连接到存储器单元的多个字线; 行选择电路，用于响应于对应于字线中的期望字线的第一和第二地址产生字线选择信号; 第一逻辑电路，用于在接收到第一地址之后禁止字线选择信号时产生位线预充电信号; 以及预充电电路，用于响应于预充电信号将位线预充电到预充电电压，预充电电路连接到位线。
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公开(公告)号：KR1019990069367A
公开(公告)日：1999-09-06
申请号：KR1019980003560
申请日：1998-02-07
Applicant: 삼성전자주식회사
Inventor： 박희철
IPC: G11C7/00
Abstract: 본 발명에 따른 반도체 메모리 장치의 데이터 입력 버퍼 회로는 입력 버퍼, 클럭 버퍼, 제 1 반전기, 제 1 래치 회로, 지연 회로, 제 2 래치 회로, 스위치 회로 그리고 제 3 래치 회로를 제공한다. 상기 제 1 래치 회로로부터 출력되는 위상 상승 시간과 위상 하강 시간의 중첩되는 신호들을 상기 제 2 래치 회로에서 래치시켜 신호들의 위상 상승 시간과 위상 하강 시간의 중첩을 방지하므로써 안정적인 데이터를 내부 회로에 공급할 수 있다.
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公开(公告)号：KR1019990047951A
公开(公告)日：1999-07-05
申请号：KR1019970066529
申请日：1997-12-06
Applicant: 삼성전자주식회사
IPC: G11C11/413
Abstract: 본 발명의 스태틱 랜덤 액세스 메모리 장치는 정보를 저장하기 위한 적어도 하나의 메모리 셀과; 상기 메모리 셀에 연결되는 한 쌍의 비트 라인들과; 상기 한쌍의 비트 라인들에 연결되며, 상기 비트 라인들을 통해서 전달되는 데이터쌍을 감지 증폭하기 위한 제 1 감지 증폭 회로와; 제 1 데이터 라인쌍을 통해서 상기 제 1 감지 증폭 회로에 연결되며, 상기 제 1 감지 증폭 회로에 의해서 감지 증폭된 데이터쌍을 2차로 감지 증폭하기 위한 제 2 감지 증폭 회로와; 제 2 데이터 라인 쌍과 대응하는 제 3 데이터 라인 쌍과 연결시키기 위한 스위치 회로와; 상기 스위치 회로를 통해서 상기 제 2 데이터 라인쌍로부터 상기 제 3 데이터 라인쌍으로 전달된 데이터쌍을 3차로 감지 증폭하기 위한 제 3 감지 증폭 회로와; 제 4 데이터 라인쌍을 통해서 상기 제 3 감지 증폭 회로에 연결되며, 상기 제 3 감지 증폭 회로에 의해서 감지 증폭된 데이터쌍을 래치한 후 다음 단으로 전달하기 위한 다이나믹-스태틱 변환 회로와; 상기 제 1 및 제 2 데이터 라인쌍들의 전위에 따라서 자동적으로 상기 제 1 및 제 2 데이터 라인쌍들을 프리 챠아지 및 등화시키기 위한 제 1 리셋 신호를 발생하는 제 1 리셋 회로 및; 상기 제 3 및 제 4 데이터 라인쌍의 전위에 따라서 자동적으로 상기 제 3 데이터 라인쌍을 프리 챠아지 및 등화시키기 위한 제 2 리셋 신호를 발생하는 제 2 리셋 회로를 포함한다.
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公开(公告)号：KR100200930B1
公开(公告)日：1999-06-15
申请号：KR1019960062415
申请日：1996-12-06
Applicant: 삼성전자주식회사
IPC: G11C11/407
Abstract: 본 발명은 버스트 모드 기능을 가지는 반도체 메모리 장치에 적용 가능한 로우 디코더를 개시한다. 그러한 로우 디코더는 인가되는 노말 로우 어드레스에 응답하여 메인 워드라인을 인에이블시키며, 행 리던던시 리페어동작에서 리던던시 디코더에서 제공되는 리던던시 메인 워드라인 신호에 응답하여 상기 노말 로우 어드레스를 블록킹하는 메인 로우 디코더와; 상기 메인 로우 디코더의 출력과 버스트 모드에서 제공되는 버스트 어드레스를 수신하여 워드라인을 구동하는 섹션 로우 디코더를 가짐을 특징으로 한다.
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Patent Agency Ranking
公开(公告)号：KR100197575B1
公开(公告)日：1999-06-15
申请号：KR1019960048503
申请日：1996-10-25
Applicant: 삼성전자주식회사
IPC: G11C11/407
Abstract: 본 발명은 반도체 메모리 장치에 관한 것으로, 본 발명의 목적은 라이트 인에이블시간과 라이트 리커버리의 활성화시간을 유동적으로 변화시킬 수 있는 반도체 메모리 장치를 제공함에 있다. 이러한 목적을 달성하기 위한 기술적 사상에 따르면, 반도체 메모리 장치는 외부클럭에 응답하여 라이트 인에이블신호를 제공하는 라이트 펄스 발생기와; 상기 외부클럭에 응답하여, 상기 외부클럭의 한 주기에서 상기 라이트 인에이블신호가 활성화되는 시간을 뺀 시간동안 활성화되는 라이트 리커버리신호를 제공하는 라이트 리커버리 펄스 발생기와; 상기 라이트 인에이블신호와 데이타 신호에 응답하여 선택된 메모리 셀과 접속된 비트라인쌍을 디벨롭시키고, 상기 라이트 리커버리신호에 응답하여 상기 디벨롭된 비트라인쌍을 제1레벨로 모아주는 드라이버를 구비함을 특징으로 한다.
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公开(公告)号：KR1019990038261A
公开(公告)日：1999-06-05
申请号：KR1019970057921
申请日：1997-11-04
Applicant: 삼성전자주식회사
IPC: H01L27/085
Abstract: 본 발명에 따른 집적 회로는 적어도 2 개의 직렬로 연결된 다이나믹 회로들과 상기 다이나믹 회로들 사이에 연결된 스태틱 회로를 구비한다. 이로써, 상기 다이나믹 회로들 중 전단 출력이 노이즈 (예컨대, 전원 노이즈 또는 인접한 신호 라인에 의한 커플링)에 의해서 가변되어 다음 단의 다이나믹 회로의 입력에 영향을 미치는 경우, 본 발명에 따른 스태틱 회로에 의해서 방지될 수 있다.
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公开(公告)号：KR100172357B1
公开(公告)日：1999-03-30
申请号：KR1019950033819
申请日：1995-10-04
Applicant: 삼성전자주식회사
IPC: G06F12/00
Abstract: 1. 청구범위에 기재된 발명이 속하는 기술 분야; 반도체 메모리 장치에 관한 것이다.
2. 발명이 해결하려고 하는 기술적 과제; 지연시간을 제거하여 고속동작을 수행할 수 있는 기입 리커버리 방법을 제공함에 있다.
3. 발명의 해결방법의 요지; 토글링하는 기입 인에이블신호에 따라 기입동작을 수행하는 제1과정과, 상기 기입동작의 종료를 알리는 종료펄스에 응답하여 상기 센스앰프가 인에이블되고, 이어 데이터라인들을 프리차아지 및 등화시킨후 독출동작을 수행하는 제2과정을 구비하는 것을 요지로 한다.
4. 발명의 중요한 용도; 고집적 반도체 메모리 장치에 적합하게 사용된다.-
公开(公告)号：KR100162988B1
公开(公告)日：1999-02-01
申请号：KR1019940030258
申请日：1994-11-17
Applicant: 삼성전자주식회사
IPC: G11C5/14
Abstract: 본 발명은 외부전원전압을 입력하여 내부전압을 발생하는 반도체 집적장치의 내부전압 전환회로에 있어서, 기준전압을 발생하는 기준전압 발생 수단과, 기준전압을 입력하여 일정한 내부전압 레벨을 유지하는 내부기준전압을 발생하는 레벨 쉬프터 수단과, 내부기준전압과 커런트 소오스 수단의 출력 전압을 입력하여 그 차이를 비교증폭하는 차동증폭수단과, 각각의 내부 회로에 상응하는 내부 전압을 독립적으로 드라이빙하기 위한 내부 전압 드라이버 수단을 구비함을 특징으로 한다. 본 발명에 의하여 각각의 내부회로에 동일한 전압레벨의 내부전압을 공급할 수 있으며, 내부회로의 위치에 관계없이 일정한 전압 레벨을 가지는 내부 전압을 공급하여 칩의 동작을 안정적으로 수행할 수 있는 효과가 있다.
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公开(公告)号：KR100153600B1
公开(公告)日：1998-12-15
申请号：KR1019950030106
申请日：1995-09-14
Applicant: 삼성전자주식회사
IPC: H03K5/05
Abstract: 1. 청구범위에 기재된 발명이 속한 기술분야:동기식 반도체 메모리장치의 내부 클럭 발생 방법
2. 발명이 해결하려고 하는 기술적 과제:동기식 반도체 메모리장치의 개선된 내부클럭 발생 방법을 제공한다.
3. 발명의 해결방법의 요지:개선된 방법은 인가되는 외부클럭이 버퍼를 통해 출력될 때 제1클럭을 얻고, 상기 외부 클럭이 차례로 버퍼 및 펄스 발생기를 거쳐 출력될 때 제2클럭을 얻는 단계를 가짐을 특징으로 한다.
4. 발명의 중요한 용도:동기식 반도체 메모리장치의 내부클럭 발생 방법에 사용된다.
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