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公开(公告)号：KR100335498B1
公开(公告)日：2002-05-08
申请号：KR1019990060356
申请日：1999-12-22
Applicant: 삼성전자주식회사
IPC: H01L27/04
CPC classification number: H01L27/10894 , H01L23/5258 , H01L2924/0002 , H01L2924/00
Abstract: 본발명은반도체소자의퓨즈부구조및 그형성방법에관한것이다. 본발명의퓨즈부구조는노출된퓨즈개구부의측벽을통한습기의침투를막기위한, 패시베이션막으로이루어진보호막을구비한다. 이보호막을형성함에있어서는, 먼저퓨즈라인상부에식각정지막을형성하고반도체소자의필요한컨택홀을형성할때 이식각정지막을이용하여동시에퓨즈개구부를형성한다. 이어서, 전면에상층배선을형성하기위한도전물질층을형성하고퓨즈개구부에증착된도전물질을제거하고노출된식각정지막도제거한다. 마지막으로전면에패시베이션막을형성하고퓨즈개구부의레이저가조사될부위의퓨즈라인상부의패시베이션막을제거함으로써퓨즈부를완성한다. 본발명에따르면, 공정의추가없이퓨즈개구부측벽에패시베이션막으로보호막을형성할수 있어층간절연막들의계면을통한습기의침투를효과적으로막을수 있다. 또한, 퓨즈개구부를필요한컨택홀을형성할때 동시에형성하므로퓨즈개구부형성을위한별도의사진식각공정을따로둘 필요가없어생산성이향상된다.
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公开(公告)号：KR1020000054946A
公开(公告)日：2000-09-05
申请号：KR1019990003329
申请日：1999-02-02
Applicant: 삼성전자주식회사
Inventor： 반효동
IPC: H01L23/544
Abstract: PURPOSE: A labeling method of a wafer is to minimize the production of a defect by forming a wafer labeling between an edge of the wafer and a side rinse region. CONSTITUTION: A wafer is provided with a flat region(102) and a wafer edge exposed limiting region(104). An inside of the edge of the wafer is provided with a side rinse region(108). A labeling indicating a lot or wafer number is formed between the edge and the side rinse. When forming the labeling, the labeling is formed on all region except for the flat region. The labeling has a rounded shape along a curvature radius of the wafer between the edge and the side rinse region, so that a step is not formed in the side rinse region of the wafer.
Abstract translation: 目的：晶片的标记方法是通过在晶片的边缘和侧面清洗区域之间形成晶片标签来最小化缺陷的产生。 构成：晶片设置有平坦区域（102）和晶片边缘暴露限制区域（104）。 晶片边缘的内侧设有侧面清洗区域（108）。 在边缘和侧面冲洗之间形成表示大量或晶片数量的标签。 当形成标签时，除了平坦区域之外的所有区域都形成标签。 标记沿边缘和侧面清洗区域之间的晶片的曲率半径具有圆形形状，使得在晶片的侧面清洗区域中不形成台阶。
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公开(公告)号：KR100151025B1
公开(公告)日：1998-12-01
申请号：KR1019950007056
申请日：1995-03-30
Applicant: 삼성전자주식회사
IPC: H01L21/82
Abstract: 신규한 반도체장치의 리던던시 퓨즈 형성방법이 개시되어 있다. 반도체기판상에 제1층간절연막을 형성한 후, 그 위에 리던던시 퓨즈를 형성한다. 결과물 상에 절연막을 형성한 후, 이를 사진식각 공정으로 선택적으로 식각하여 콘택홀을 형성한다. 절연막 상에 외부전원 연결용 패드 도전층 및 콘택홀을 통해 리던던시 퓨즈에 접속되는 리던던시 퓨즈 연결용 도전층을 형성한 후, 결과물 상에 제2층간절연막 및 보호막을 차례로 형성한다. 사진식각 공정으로 보호막 및 제2층간절연막을 선택적으로 식각하여 리던던시 퓨즈 개구용 콘택홀 및 패드 개구용 콘택홀을 동시에 형성한다. 한번의 사진식각 공정으로 리던던시 퓨즈 및 패드 도전층을 동시에 개구할 수 있으므로 공정 단순화를 달성할 수 있다.
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公开(公告)号：KR1019970049005A
公开(公告)日：1997-07-29
申请号：KR1019950059295
申请日：1995-12-27
Applicant: 삼성전자주식회사
IPC: G03F7/00
Abstract: 본 발명은 더미 콘택 패턴을 이용하여 반도체 장치의 미세 콘택홀을 형성하기 위하여 포토레지스트 패턴을 열플로우시키는 공정에서 상기 포토레지스트 패턴이 휘어지는 것을 방지할 수 있는 반도체 장치의 미세 콘택 패턴 형성 방법에 관한 것으로, 소자분리 영역을 형성하여 활성영역4과 비활성영역이 정의되어 있되, 그 위에 비트라인을 갖는 층간절연막을 구비한 반도체 장치의 미세 콘택 패턴 형성 방법에 있어서, 상기 층간절연막상에 포토레지스트 패턴을 형성하여 메모리 셀 영역의 콘택홀이 형성될 영역을 정의하되, 상기 메모리 셀 영역과 주변영역의 경계상에 더미 포토레지스트 패턴을 형성하는 공정을 포함하고 있다. 이와같은 방법에 의해서, 반도체 장치의 미세 콘택홀을 형성하는 공정에서 마스크로 사용되는 포토레지스트 패턴을 열플로우시키는 공정에서 상기 포토레지스트 패턴이 휘어지는 것을 방지할 수 있다.
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公开(公告)号：KR1019960036013A
公开(公告)日：1996-10-28
申请号：KR1019950007056
申请日：1995-03-30
Applicant: 삼성전자주식회사
IPC: H01L21/82
Abstract: 신규한 반도체장치의 리던던시 퓨즈 형성방법이 개시되어 있다. 반도체기판 상에 제1층간절연막을 형성한 후, 그 위에 리던던시 퓨즈를 형성한다. 결과물 상에 절연막을 형성한 후, 이를 사진식각 공정으로 선택적으로 식각하여 콘택홀을 형성한다. 절연막 상에 외부전원 연결용 패드 도전층 및 콘택홀을 통해 리던던시 퓨즈에 접속되는 리던던시 퓨즈 연결용 도전층을 형성한 후, 결과물 상에 제2층간절연막 및 보호막을 차례로 형성한다. 사진식각 공정으로 보호막 제2층간절연막을 선택적으로 식각하여 리던던시 퓨즈 개구용 콘택홀 및 패드 개구용콘택홀을 동시에 형성한다. 한번의 사진식각 공정으로 리던던시 퓨즈 및 패드 도전층을 동시에 개구할 수 있으므로 공정 단순화를 달성할 수 있다.
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Patent Agency Ranking
公开(公告)号：KR1020090005441A
公开(公告)日：2009-01-14
申请号：KR1020070068474
申请日：2007-07-09
Applicant: 삼성전자주식회사
CPC classification number: H05K1/0271 , H01L23/49833 , H01L23/49838 , H01L23/562 , H01L23/585 , H01L24/48 , H01L24/49 , H01L25/0657 , H01L2224/48091 , H01L2224/48145 , H01L2224/4911 , H01L2225/06506 , H01L2225/0651 , H01L2924/00014 , H01L2924/01006 , H01L2924/01013 , H01L2924/01023 , H01L2924/01029 , H01L2924/01033 , H01L2924/01047 , H01L2924/01074 , H01L2924/01083 , H01L2924/19107 , H01L2924/30105 , H05K2201/09363 , H05K2201/09781 , H05K2201/10378 , H01L2224/45099 , H01L2224/05599 , H01L2924/00012
Abstract: The multi-chip package having the interposer chip, and the manufacturing method thereof and the interposer chip are provided to prevent the bending of the interposer chip by enhancing the intensity of the interposer chip with the dummy pattern. The interposer chip(100) comprises the insulating layer(110), and the conductive pattern(120) and dummy pattern(130). The insulating layer is interposed between laminated semiconductor chips having the different sizes. The conductive pattern are formed on the insulating layer. The conductive pattern comprises two pads(121) and the conductive line(122) connecting pads. Laminated semiconductor chips are electrically connected. The dummy pattern is formed on the insulating layer. The dummy pattern is electrically insulated with conductive patterns.
Abstract translation: 提供具有插入器芯片的多芯片封装及其制造方法和插入器芯片，以通过用虚设图案增强插入器芯片的强度来防止插入器芯片的弯曲。 插入器芯片（100）包括绝缘层（110）和导电图案（120）和虚设图案（130）。 绝缘层插入具有不同尺寸的层压半导体芯片之间。 导电图案形成在绝缘层上。 导电图案包括两个焊盘（121）和连接焊盘的导电线（122）。 层压半导体芯片电连接。 虚设图案形成在绝缘层上。 虚设图案与导电图案电绝缘。
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公开(公告)号：KR100330714B1
公开(公告)日：2002-04-03
申请号：KR1019990044341
申请日：1999-10-13
Applicant: 삼성전자주식회사
IPC: H01L27/108
CPC classification number: H01L27/10855 , H01L27/10811 , H01L27/10814
Abstract: 매몰콘택홀과그 상부배선간의미스얼라인먼트마진이확보되는반도체장치의매몰콘택구조및 그형성방법이개시되어있다. 상기장치는그 위에형성된반도체소자를갖는반도체기판, 기판의상부에형성된제1 층간절연층, 제1 층간절연층을관통하여반도체소자에접속되는제1 배선, 제1 배선및 제1 층간절연층의상부에형성된제2 층간절연층, 제2 층간절연층의상부에형성된식각저지층, 식각저지층및 제2 층간절연층을관통하여반도체소자를노출시키도록형성된매몰콘택홀, 매몰콘택홀의내측벽들상에형성된절연막스페이서들, 매몰콘택홀및 식각저지층의상부에형성되며매몰콘택홀을통해반도체소자에접속되는제2 배선을구비하며, 매몰콘택홀과제2 배선간에충분한미스얼라인먼트마진을확보하도록매몰콘택홀의최상부입구가수직프로파일을갖는다. 사진식각공정시매몰콘택홀에대한미스얼라인먼트가발생하여도매몰콘택홀의최상부입구에서상부배선이비정상적으로식각되는문제가발생하지않는다.
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公开(公告)号：KR1020010063321A
公开(公告)日：2001-07-09
申请号：KR1019990060356
申请日：1999-12-22
Applicant: 삼성전자주식회사
IPC: H01L27/04
CPC classification number: H01L27/10894 , H01L23/5258 , H01L2924/0002 , H01L2924/00
Abstract: PURPOSE: A fuse structure of semiconductor device is provided to effectively prevent moisture penetration through the interface of interlayer insulation films by forming a protective film at the side wall of a fuse opening using a passivation film without adding a process. CONSTITUTION: A fuse structure of semiconductor device has a fuse line(124), the first interlayer insulation film(126), the second interlayer insulation film(140) and a passivation film(144). The first interlayer insulation film(126) is formed on the fuse line(124) and exposed by a fuse opening(148). The second interlayer insulation film(140) is formed on the first interlayer insulation film(126) and has the fuse opening(148). The passivation film(144) integrally covers across the top layer of a semiconductor device, the upper part of the second interlayer insulation film(140) and the fuse opening(148) for preventing penetration of moisture through the side wall of the fuse opening(148).
Abstract translation: 目的：提供一种半导体器件的熔丝结构，以通过在不添加工艺的情况下使用钝化膜在保险丝开口的侧壁处形成保护膜来有效地防止水分穿过层间绝缘膜的界面。 构成：半导体器件的熔丝结构具有熔丝线（124），第一层间绝缘膜（126），第二层间绝缘膜（140）和钝化膜（144）。 第一层间绝缘膜（126）形成在熔丝线（124）上并由保险丝开口（148）暴露。 第二层间绝缘膜（140）形成在第一层间绝缘膜（126）上并具有保险丝开口（148）。 钝化膜（144）整体地覆盖半导体器件的顶层，第二层间绝缘膜（140）的上部和熔断器开口（148），用于防止湿气穿过保险丝开口的侧壁 148）。
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公开(公告)号：KR1020010048332A
公开(公告)日：2001-06-15
申请号：KR1019990052997
申请日：1999-11-26
Applicant: 삼성전자주식회사
IPC: H01L21/31
CPC classification number: H01L23/26 , H01L23/3178 , H01L2924/0002 , H01L2924/19041 , H01L2924/00
Abstract: PURPOSE: A semiconductor chip having a moisture absorption blocking layer in a chip edge is provided to prevent moisture from penetrating through the edge of the semiconductor chip in testing reliability of the semiconductor chip, by forming the moisture absorption blocking layer in the edge of the semiconductor chip. CONSTITUTION: Predetermined devices are formed inside a semiconductor chip of which an uppermost interconnection layer is covered with a passivation layer(170). An interlayer dielectric(100) adjacent to the edge of the semiconductor chip along the circumference of the semiconductor chip is etched to a predetermined depth to form a trench(152). A moisture absorption blocking layer is filled in all of the inside of the trench or formed on the sidewall of the trench by a predetermined thickness so that moisture does not penetrate through the edge of the semiconductor chip.
Abstract translation: 目的：提供一种在芯片边缘具有吸湿阻挡层的半导体芯片，以通过在半导体芯片的边缘形成吸湿阻挡层来防止半导体芯片的测试可靠性中的水分渗入半导体芯片的边缘 芯片。 构成：预定的器件形成在半导体芯片的内部，其最上面的互连层被钝化层（170）覆盖。 沿着半导体芯片的圆周与半导体芯片的边缘相邻的层间电介质（100）被蚀刻到预定深度以形成沟槽（152）。 吸湿阻挡层填充在沟槽的所有内部，或者形成在沟槽的侧壁上预定的厚度，使得水分不会穿过半导体芯片的边缘。
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公开(公告)号：KR1020010037051A
公开(公告)日：2001-05-07
申请号：KR1019990044341
申请日：1999-10-13
Applicant: 삼성전자주식회사
IPC: H01L27/108
CPC classification number: H01L27/10855 , H01L27/10811 , H01L27/10814
Abstract: PURPOSE: A buried contact structure of a semiconductor device is provided to prevent a storage node electrode from being abnormally etched in an inlet of an uppermost portion of a buried contact hole even when misalignment regarding the buried contact hole occurs in a photolithography process for patterning the storage node electrode, by making the inlet of the uppermost portion of the buried contact hole have a vertical profile. CONSTITUTION: A semiconductor device is formed on a semiconductor substrate(100). The first interlayer dielectric(130) is formed on the semiconductor substrate. The first interconnection penetrates the first interlayer dielectric to be connected to the semiconductor device. The second interlayer dielectric(150) is formed on the first interconnection and the first interlayer dielectric. An etching stop layer(160) is formed on the second interlayer dielectric. A buried contact hole(190) penetrates the etching stop layer and the second interlayer dielectric to expose the semiconductor device. An insulating layer spacers(192) are formed on inner sidewalls of the buried contact hole. The second interconnection is formed on the buried contact hole and the etching stop layer, connected to the semiconductor device through the buried contact hole. An inlet of an uppermost portion of the buried contact hole has a vertical profile to guarantee sufficient misalignment margin between the buried contact hole and the second interconnection.
Abstract translation: 目的：提供半导体器件的掩埋接触结构，以防止存储节点电极在掩埋接触孔的最上部的入口处异常蚀刻，即使在用于图案化的光刻工艺中发生与埋入接触孔相关的未对准 存储节点电极通过使埋入接触孔的最上部的入口具有垂直轮廓。 构成：半导体器件形成在半导体衬底（100）上。 第一层间电介质（130）形成在半导体衬底上。 第一互连穿透第一层间电介质以连接到半导体器件。 第二层间电介质（150）形成在第一互连和第一层间电介质上。 在第二层间电介质上形成蚀刻停止层（160）。 掩埋接触孔（190）穿过蚀刻停止层和第二层间电介质以暴露半导体器件。 在埋入式接触孔的内侧壁上形成绝缘层隔离物（192）。 第二互连形成在埋入接触孔和蚀刻停止层上，通过埋入接触孔连接到半导体器件。 埋入接触孔的最上部的入口具有垂直轮廓，以确保埋入接触孔和第二互连之间的足够的未对准余量。
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