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公开(公告)号：KR100207502B1
公开(公告)日：1999-07-15
申请号：KR1019960040692
申请日：1996-09-18
Applicant: 삼성전자주식회사
IPC: G11C7/00
Abstract: 본 발명은 출력 버퍼에 관한 것으로서, 특히 CMOS 디지털 회로 또는 아날로그와 디지털 신호가 함께 사용되는 회로에 사용되는 낮은 스위칭 노이즈를 갖는 CMOS 출력 버퍼에 관한 것이다.
본 발명에 따른 낮은 스위칭 노이즈를 갖는 출력 버퍼는, VDD 전원과 VSS 사이에 PMOS 트랜지스터와 NMOS 트랜지스터가 직렬연결된 복수의 제1 내지 제N버퍼단이 병렬로 접속되며, 상기 제1버퍼단중에서 PMOS 게이트와 제2버퍼단의 PMOS 게이트 사이에는 지연소자가 접속되고, 상기 제2버퍼단중에서 NMOS 게이트와 다른 버퍼단의 NMOS 게이트 사이에는 지연소자가 접속되며, 상기 제1 내지 제2버퍼단의 PMOS 드레인과 NMOS 소스 접점부와 나머지 버퍼들의 PMOS 드레인과 NMOS 소스 접점부들을 공통으로 접속하여 출력단자로 구성함이 바람직하다.
상술한 바와 같이 본 발명에 스위칭 노이즈 출력 버퍼는 병렬로 접속된 버퍼사이에 지연소자를 접속하여 입력신호가 지연시간을 갖고 각 드라이버 버퍼에 인가됨으로써, 급격한 레벨변화에 따른 스위칭 노이즈를 억제하는 기능을 제공한다.-
公开(公告)号：KR100177986B1
公开(公告)日：1999-05-15
申请号：KR1019950037420
申请日：1995-10-26
Applicant: 삼성전자주식회사
Inventor： 송민규
IPC: G06F7/52
Abstract: 본 발명은 1의 개수 카운터와 이를 이용한 곱셈기의 부분곱 압축기 및 이를 이용한 곱셈기를 공개한다. 변형 톨리회로부를 가진 (m, n)카운터는 m 비트의 입력 데이터를 반전시키는 입력버퍼, 상기 m 비트의 입력 데이터의 비트중 1에 대응하여 턴온되는 수직 전달 게이트들과 0에 응답하여 턴온되는 수평 전달 게이트들로 구성되고 각 전달게이트의 적어도 p개 이하의 직렬 연결마다 레벨 리피터를 가지며 1의 개수에 대응하는 출력단만 인에이블되는 변형 톨리회로부, 상기 변형 토리회로부의 m 개의 출력단을 반전하는 출력버퍼, 및 상기 출력버퍼의 출력을 n(n은 log
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m 의 최대 정수)비트의 2진수로 출력하는 인코더로 구성되어 있다.
따라서, 변형 톨리회로부를 이용하여 곱셈기를 구현함으로써 동작 속도의 저감 및 트랜지스터의 증가없이 전력소모를 대략 30%정도 줄일 수 있다.-
公开(公告)号：KR100173955B1
公开(公告)日：1999-04-01
申请号：KR1019960002431
申请日：1996-02-01
Applicant: 삼성전자주식회사
IPC: G06F7/50
CPC classification number: G06F7/5016 , G06F2207/4816 , H03K19/0013 , H03K19/0948
Abstract: 본 발명은 저에너지소비형 레벨복원회로를 구비한 패스 트랜지스터 로직회로에 관한 것이다.
본 발명의 패스 트랜지스터 로직회로는 소오스와 게이트에 인가되는 신호를 입력하여 로직동작을 수행하고, 로직결과를 출력신호 및 반전출력신호로서 각각 출력하는 PTL 수단과, PTL수단의 출력신호 및 반전출력신호의 레벨을 전원전압 또는 접지 전압으로 복원시켜 제1출력신호 및 제2출력신호로 출력하기 위한 레벨복원수단을 포함한다.-
公开(公告)号：KR100168356B1
公开(公告)日：1999-03-20
申请号：KR1019960010606
申请日：1996-04-09
Applicant: 삼성전자주식회사
Inventor： 송민규
IPC: H03K17/00
Abstract: 본 발명은 산술 평균 발생기를 공개한다. 제1 및 제2아날로그 신호들의 산술 평균값을 발생하는 그 발생기는, 공급 전원과 연결되며, 소정값의 같은 전류를 각각 공급하는 제1 및 2전류원들과, 상기 제1전류원과 접지 사이에 드레인과 소스의 통로가 연결되며, 제1아날로그 신호와 서로 연결되는 게이트 및 드레인을 갖는 제1MOS 트랜지스터와, 제2전류원과 접지 사이에 드레인과 소스의 통로가 연결되며, 제2아날로그 신호와 서로 연결되는 게이트 및 드레인을 갖는 제2MOS 트랜지스터 및 제어신호에 응답하여 제1MOS 트랜지스터의 게이트와 제2MOS 트랜지스터의 게이트를 연결하는 스위칭 수단을 구비하고, 제2MOS 트랜지스터의 게이트로 산술 평균값을 출력하는 것을 특징으로 하고, 마스크 비용이 증가하지 않고, 공정상의 문제가 발생하지 않는 효과가 있다.
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公开(公告)号：KR1019980082915A
公开(公告)日：1998-12-05
申请号：KR1019970018021
申请日：1997-05-09
Applicant: 삼성전자주식회사
IPC: H03M1/10
Abstract: 본 발명은 앰프의 오프셋을 제거하기 위해 오프셋의 발생 정도를 체크하는 오프셋 평가 회로 및 그의 방법에 관한 것으로, 제 1 저항 및 제 2 저항을 포함하여 복수의 저항이 직렬연결된 저항 라인과, 상기 제 1 저항의 일단에 비반전 단자가 연결되고, 제 1 저항과 제 2 저항의 연결 노드에 반전 단자가 연결된 제 1 앰프와, 상기 제 1 저항과 제 2 저항의 연결 노드에 비반전 단자 및 반전 단자가 연결된 제 2 앰프와, 상기 제 1 저항과 제 2 저항의 연결 노드에 반전 단자가 연결되고, 상기 제 2 저항의 일단에 비반전 단자가 연결된 제 3 앰프와, 상기 제 1 앰프와 상기 제 2 앰프의 출력단 사이 및 상기 제 2 앰프와 상기 제 3 앰프의 출력단 사이에 각각 연결되어 상기 제 2 앰프의 복수의 오프셋이 출력되도록 하는 수단을 포함한다. 이와 같은 장치 및 방법에 의해서, 각 앰프의 오프셋 발생 정도를 평가할 수 있고, 고속 신호 처리 회로에 적합한 오프셋 제거를 가능하게 할 수 있다.
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Patent Agency Ranking
公开(公告)号：KR1019980045191A
公开(公告)日：1998-09-15
申请号：KR1019960063352
申请日：1996-12-09
Applicant: 삼성전자주식회사
IPC: H03G3/20
Abstract: 증폭기의 입력 트랜지스터를 이용한 프로그래머블 이득 및 감쇠량 조정방법을 개시한다.
이는 프로그래머블 이득 및 감쇠량 조정방법에 있어서, 증폭기의 입력 트랜지스터를 복수개로 나누고 출력을 입력 트랜지스터로 피드백시켜서, 그 피드백 트랜지스터와 실제 입력의 트랜지스터의 비를 이용하여 이득 및 감쇠량을 조정함을 특징으로 한다.
따라서, 회로 구현에 있어 수동소자의 수를 대폭 줄일 수 있는 장점이 있다.-
公开(公告)号：KR1019980027535A
公开(公告)日：1998-07-15
申请号：KR1019960046334
申请日：1996-10-16
Applicant: 삼성전자주식회사
Inventor： 송민규
IPC: G06F7/00
Abstract: 본 발명은 데이터 압축기에 관한 것으로서, 특히 9비트 입력 데이터를 2비트로 압축하기 위한 디지털 데이터의 9-2 압축기에 관한 것이다.
본 발명은 소정의 9비트의 수직 데이터에서 3비트씩의 수직 데이터가 입력되어 제1, 제2 및 제3합신호 그리고 제(n+1)번째 압축 수단의 제m번째 9-2 압축기로 출력되는 제1, 제2 및 제3출력 캐리신호를 발생하는 제1, 제2 및 제3전가산기, 제1, 제2 및 제3합신호가 입력되어, 제4합신호 및 제(n+1)번째 압축기의 제m번째 9-2압축기로 출력되는 제4출력 캐리신호를 발생하는 제4전가산기, 제(n-1)번째 압축기의 제m번째 9-2압축기에서 입력된 제1, 제2 및 제3입력 캐리신호가 입력되어, 제5합신호 및 제(n+1)번째 압축기의 제m번째 9-2압축기로 출력되는 제5출력 캐리신호를 발생하는 제5전가산기, 제4합신호, 제5합신호 및 제(n-1)번째 압축기의 제m번째 9-2압축기에서 입력된 제4입력 캐리신호가 입력되어, 제6합 및 제(n+1)번째 압축기의 제m번째 9-2압축기로 출력되는 제6출력 캐� ��신호를 발생하는 제6전가산기, 및 제6합신호 및 제(n-1)번째 압축기의 제m번째 9-2압축기에서 입력된 제5, 제6입력 캐리신호가 입력되어, 최종출력신호를 발생하는 제7전가산기를 포함한다.
본 발명에 의하면 회로의 구성을 종래의 4-2압축기 5개로 구현한 것보다 간단하게 할 수 있을 뿐만 아니라 지연 속도도 줄일 수 있는 효과가 있다.-
公开(公告)号：KR1019980016856A
公开(公告)日：1998-06-05
申请号：KR1019960036550
申请日：1996-08-29
Applicant: 삼성전자주식회사
IPC: H03M1/12
Abstract: 본 발명에서는 입력 충전 용량을 줄인 멀티 플라잉 디지탈/아날로그 변환기가 개시된다. 그 변환기는 디지탈 신호를 아날로그 신호로 변환하는 디지탈/아날로그 변환수단과, 디지탈/아날로그 변환수단의 출력과 아날로그 입력신호의 차를 검출하는 신호 감산 수단 및 신호 감산 수단으로부터 출력되는 차를 2N-1배로 증폭하는 증폭수단을 구비하는 것을 특징으로 하고, 전력 소모가 줄어드는 효과가 있다.
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公开(公告)号：KR1019970030683A
公开(公告)日：1997-06-26
申请号：KR1019950040800
申请日：1995-11-10
Applicant: 삼성전자주식회사
Inventor： 송민규
IPC: G02F1/136 , H01L29/786
Abstract: 본 발명은 반도체 패키지 장치 및 금속 배선의 기생용량 산출방법에 관한 것으로서, 특히 몰드 컴파운드 물질에 의한 금속 배선의 기생용량의 증가를 산출하고 이 산출된 결과 분석에 의해 공정 또는 회로적으로 몰드 컴파운드 물질에 의한 기생용량의 영향을 극복할 수 있는 반도체 패키지 장치를 제공한다. 따라서, 본 발명에서는 코스트의 상승 없이 간단한 구성에 의해 몰드 컴파운드 물질에 의한 기생용량의 증가에 관계없이 반도체 패키지 장치의 신뢰성을 향상시킬 수 있다.
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