公开(公告)号：KR1019970072434A

公开(公告)日：1997-11-07

申请号：KR1019960009678

申请日：1996-04-01

Applicant: 삼성전자주식회사

Inventor： 주경중 ,  최정혁 ,  신왕철

IPC: H01L27/112

Abstract: 불휘발성 기억장치의 메모리 셀 제조방법이 개시되어 있다. 본 발명은 제1도전형의 반도체기판의 활성영역상에 터널산화막을 형성하는 단계; 상기 터널산화막의 소정영역 상에 제1도전막으로 이루어진 부유게이트를 형성하는 단계; 상기 결과물 전면에 유전막 및 제2도전막을 차례로 형성하는 단계; 상기 부유게이트 사이의 요부를 채우는 제3산화방지막 패턴을 형성하는 단계; 상기 결과물을 열산화시키어 상기 노출된 제2도전막 표면에 열산화막을 형성하는 단계; 상기 제3산화방지막 패턴을 제거하여 그 아래의 제2도전막을 노출시키는 단계; 상기 열산화막을 식각 마스크로 하여 상기 노출된 제2도전막을 식각함으로써 그 아래의 유전막을 노출시킴과 동시에 제어게이트 전극을 형성하는 단계; 상기 노출된 유전막 아래의 활성영역에 제2도전형의 불순물을 이온 주입하여 소오스/드레인 영역을 형성하는 단계; 상기 결과물 전면에 상기 노출된 유전막 상의 요부를 채우는 산화막을 형성하는 단계; 상기 제어게이트 전극이 노출될 때까지 상기 산화막 및 그 아래의 열산화막을 에치백하여 평탄화하는 단계; 상기 평탄화된 기판 전면에 실리사이드막을 형성하는 단계; 및 상기 실리사이드막을 패터닝하여 워드라인을 형성하는 단계를 포함하는 것을 특징으로 하는 불휘발성 기억장치의 메모리 셀 제조방법을 제공한다. 본 발명에 의하면, 커플링 비율을 증가시킬 수 있는 메모리 셀을 구현할 수 있다.

公开(公告)号：KR1019970060240A

公开(公告)日：1997-08-12

申请号：KR1019960001292

申请日：1996-01-22

Applicant: 삼성전자주식회사

Inventor： 최정혁 ,  신왕철

IPC: G11C17/00

Abstract: 3개의 비트라인을 공유하면서도 종래와 동일한 셀 면적을 유지할 수 있는 3-bit shared 플레쉬 메모리 셀이 개시된다. 본 발명은 특정 셀을 선택하기 위한 복수 개의 스트링 선택 트랜지스터들, 데이타 기억을 위한 복수 개의 메모리 셀 트랜지스터들, 및 대기상태 시의 불량(fail) 구제를 위한 접지 선택(Ground Selection) 트랜지스터들이 비트라인과 접지전압단 사이에 서로 직렬회로로 구성되어 하나의 단위 스트링(string)을 구성하며, 상기 이웃한 3개의 단위 스트링들은 하나의 비트라인 콘택을 공유하고, 동일한 스트링 선택라인을 통해 상기 각 단위 스트링들에 연결되는 각각의 스트링 선택트랜지스터의 문턱 전압은 서로 다른 3개의 값이 반복되어 형성된다.

公开(公告)号：KR1019970053973A

公开(公告)日：1997-07-31

申请号：KR1019950069733

申请日：1995-12-30

Applicant: 삼성전자주식회사

Inventor： 최정달 ,  김동준 ,  신왕철

IPC: H01L27/10

Abstract: 본 발명은 불휘발성 메모리 셀 및 그 제조방법에 관해 개시한다. 본 발명의 불휘발성 메모리 셀은 반도체기판상에 공통 웰을 구비하는 불휘발성 메모리 셀에 있어서, 상기 웰을 비트라인 단위로 분리시키는 제1 및 제2수단을 더 구비한다.
본 발명의 반도체 소자가 형성되는 제1웰은 활성 여역을 한정하는 소자분리막과 상기 소자분리막과 연결된 절연막 도는 상기 반도체기판과 반대되는 형태의 제2웰에 의해 비트라인 단위로 분리된다. 따라서 상기 제1웰의 어느 한 메모리 셀에 데이터를 저장하거나 소거할 때, 상기 어느 한 메모리 셀과 인접한 다른 메모리 셀에는 영향을 주지 않는 불휘발성 메모리를 제조할 수 있다. 따러서 종래 기술에 의한 데이터를 소거할 수 있는 최소단위의 제한과 데이터 저장시 상호간섭에 의한 비선택 셀의 프로그래밍 현상을 제거할 수 있다. 또한 칩 면적의 증가와 소자간의 절연문제 등을 해결 할 수 있다.

公开(公告)号：KR1019960009206A

公开(公告)日：1996-03-22

申请号：KR1019940019807

申请日：1994-08-11

Applicant: 삼성전자주식회사

Inventor： 신왕철 ,  김건수

IPC: H01L27/108

公开(公告)号：KR1020150070490A

公开(公告)日：2015-06-25

申请号：KR1020130156522

申请日：2013-12-16

Applicant: 삼성전자주식회사

Inventor： 한지훈 ,  김윤희 ,  박지선 ,  신왕철

IPC: H01L27/115

CPC classification number: H01L27/11524 ,  H01L27/11529 ,  H01L29/42324 ,  H01L29/66825 ,  H01L29/7881

Abstract: 비휘발성메모리장치가개시된다. 비휘발성메모리장치는반도체기판상의선택게이트들, 및선택게이트들사이의반도체기판상에제공되는셀 게이트들을포함한다. 셀게이트들의각각은반도체기판상에터널절연막을개재하여제공되는부유게이트패턴, 부유게이트패턴상의블로킹절연패턴, 및블로킹절연패턴상의제어게이트패턴을포함한다. 제어게이트는제1 제어게이트패턴, 제1 제어게이트패턴상의제2 제어게이트패턴, 제2 제어게이트패턴상의셀 금속패턴, 및제1 제어게이트패턴과제2 제어게이트패턴사이의산화막을포함한다.

Abstract translation: 公开了一种非易失性存储装置。 非易失性存储器件包括半导体衬底上的选择栅极和设置在选择栅极之间的半导体衬底上的栅极栅极。 每个单元栅极包括通过在半导体衬底上插入隧道绝缘层而提供的浮动栅极图案，浮动栅极图案上的阻挡绝缘图案以及阻挡绝缘图案上的控制栅极图案。 控制栅极包括第一控制栅极图案，第一控制栅极图案上的第二控制栅极图案，第二控制栅极图案上的单元金属图案以及第一控制栅极图案与第二控制栅极图案之间的氧化物层。

公开(公告)号：KR1020040011656A

公开(公告)日：2004-02-11

申请号：KR1020020044637

申请日：2002-07-29

Applicant: 삼성전자주식회사

Inventor： 신왕철 ,  신진현 ,  최정혁

IPC: H01L29/788

CPC classification number: H01L27/11521 ,  H01L27/115

Abstract: PURPOSE: A flash memory device having an STI(Shallow Trench Isolation) structure and its manufacturing method are provided to be capable of preventing bird's beak from being generated at the edge portion of a tunnel insulating layer. CONSTITUTION: A flash memory device is provided with a semiconductor substrate(50), a plurality of trenches(58) spaced apart from each other at the inner portion of the semiconductor substrate, and an isolation pattern(68) filled in each trench and upwardly protruded from the upper surface of the semiconductor substrate. At this time, the isolation pattern has tilted sidewalls. The flash memory device further includes a tunnel insulating layer(70) formed at the upper portion of the semiconductor substrate between the isolation patterns and a floating gate pattern(72a) formed at the upper portion of the resultant structure. Preferably, the floating gate pattern encloses the tunnel insulating layer and the isolation pattern.

Abstract translation: 目的：提供具有STI（浅沟槽隔离）结构的闪存器件及其制造方法，以能够防止在隧道绝缘层的边缘部分处产生鸟嘴。 构造：闪存器件设置有半导体衬底（50），在半导体衬底的内部彼此间隔开的多个沟槽（58）以及填充在每个沟槽中的隔离图案（68）和向上 从半导体衬底的上表面突出。 此时，隔离图案具有倾斜的侧壁。 闪存器件还包括形成在隔离图案之间的半导体衬底的上部的一个隧道绝缘层（70）和形成在所得结构的上部的浮动栅极图案（72a）。 优选地，浮动栅图案包围隧道绝缘层和隔离图案。

公开(公告)号：KR100399350B1

公开(公告)日：2003-09-26

申请号：KR1020010047944

申请日：2001-08-09

Applicant: 삼성전자주식회사

Inventor： 이창현 ,  최정달 ,  신왕철

IPC: H01L27/115 ,  H01L21/8247 ,  H01L29/788

CPC classification number: H01L29/513 ,  H01L21/28194 ,  H01L21/28202 ,  H01L27/105 ,  H01L27/11526 ,  H01L27/11546 ,  H01L27/11568 ,  H01L29/518 ,  H01L29/792

Abstract: A non-volatile memory device includes a cell region having a memory gate pattern with a charge storage layer, and a peripheral region having a high-voltage-type gate pattern, a low-voltage-type gate pattern, and a resistor pattern. To fabricate the above memory device, a device isolation layer is formed in a substrate. Gate insulating layers having difference thickness are formed in low-and high-voltage regions of the peripheral region, respectively. A first conductive layer is formed over substantially the entire surface of a gate insulating layer in the peripheral region. A triple layer including a tunneling insulating layer, a charge storage layer, and a blocking insulating layer and a second conductive layer are sequentially formed over substantially the entire surface of the substrate including the first conductive layer.

Abstract translation: 非易失性存储器件包括具有带电荷存储层的存储栅极图案的单元区域和具有高电压型栅极图案，低电压型栅极图案和电阻器图案的外围区域。 为了制造上述存储器件，在衬底中形成器件隔离层。 具有不同厚度的栅极绝缘层分别形成在外围区域的低电压区域和高电压区域中。 第一导电层基本形成在外围区域中的栅极绝缘层的整个表面上。 在包括第一导电层的基板的大致整个表面上顺序地形成包括隧穿绝缘层，电荷存储层以及阻挡绝缘层和第二导电层的三层。

公开(公告)号：KR1019990084601A

公开(公告)日：1999-12-06

申请号：KR1019980016497

申请日：1998-05-08

Applicant: 삼성전자주식회사

Inventor： 강정의 ,  신왕철 ,  맹경무

IPC: H01L21/76

Abstract: 본 발명은 고전압 트랜지스터의 소자분리 영역을 형성하는 방법에 관한 것으로, 저전압 NMOS 트랜지스터로 이루어진 셀 트랜지스터가 형성되는 셀 어레이 영역과, 고전압 NMOS 트랜지스터 및 저전압 NMOS 트랜지스터가 형성되는 주변회로 영역으로 구성된 반도체소자의 소자분리 영역을 형성하는 방법에 있어서, P형 반도체기판의 소정영역에 활성영역을 한정하는 복수 개의 소자분리막을 형성하는 단계와, 셀 어레이 영역에 N웰을 형성하는 단계와, 셀 어레이 영역의 N웰, 저전압 NMOS 트랜지스터가 형성되는 주변회로 영역, 및 고전압 NMOS 트랜지스터가 형성되는 주변회로 영역의 소자분리막의 중심부분을 개구시키는 포토레지스트 패턴을 형성하는 단계와, 포토레지스트 패턴을 이온주입 마스크로 사용하여 P형의 불순물을 이온주입함으로써 셀 어레이 영� �의 N웰에 의해 둘러싸인 제1 리트로그레이드 P웰, 저전압 NMOS 트랜지스터가 형성되는 주변회로 영역의 반도체기판 표면이 P형 불순물로 도우핑된 제2 리트로그레이드 P웰, 및 고전압 NMOS 트랜지스터가 형성되는 주변회로 영역의 소자분리막 중심부분 아래에 위치하는 채널저지 영역을 형성하는 단계를 포함한다.

公开(公告)号：KR100206712B1

公开(公告)日：1999-07-01

申请号：KR1019960044561

申请日：1996-10-08

Applicant: 삼성전자주식회사

Inventor： 김홍수 ,  최정달 ,  신왕철

IPC: H01L27/11

Abstract: 본 발명은 전기적으로 소거 및 프로그램 가능 불휘발성 반도체 메모리 장치에 관한 것으로, 메모리셀영역의 메모리 트랜지스터와 연결된 주변회로영역의 선택트랜지스터를 제조하기 위한 방법에 관한 것으로서 선택트랜지스터의 채널폭의 증가없이도 식각공정시 활성영역의 피팅을 방지하며 셀어레이 면적이 축소된 선택트랜지스터를 제조할 수 있는 효과가 있다.

公开(公告)号：KR100204342B1

公开(公告)日：1999-06-15

申请号：KR1019970010690

申请日：1997-03-27

Applicant: 삼성전자주식회사

Inventor： 최정달 ,  김동준 ,  신왕철 ,  김종한

IPC: H01L27/10

CPC classification number: H01L27/115 ,  G11C7/18 ,  G11C11/5621 ,  G11C16/0483 ,  G11C16/24 ,  G11C2211/5649 ,  H01L27/11521

Abstract: 본 발명은 각 스트링 또는 비트라인마다 플레이트 라인을 독립적으로 배치하여 비트라인과 플레이트 라인에 프로그램 전압을 동시에 인가하여 줌으로써, 캐패시티브 커플링 전압을 유기시켜 프로그램 시간을 줄이고 캐패시티브 커플링율을 증가시켜 프로그램 전압을 감소시킬 수 있는 멀티비트 플래쉬 EEPROM 및 그의 구동 방법에 관한 것으로, 증가형의 제 1 스트링 선택 트랜지스터, 공핍형의 제 2 스트링 선택 트랜지스터, 증가형 소오스 선택 트랜지스터, 그리고 상기 제 2 스트링 선택 트랜지스터와 소오스 선택 트랜지스터 사이에 다수의 직렬 연결된 메모리셀 트랜지스터를 구비하는 제 1 스트링과; 공핍형의 제 1 스트링 선택 트랜지스터, 증가형의 제 2 스트링 선택 트랜지스터, 증가형 소오스 선택 트랜지스터, 그리고 상기 제 2 스트링 선택 트랜지스터와 소오스 트랜지스터 사이에 다수의 직렬 연결된 메모리 셀 트랜지스터를 구비하는 제 2 스트링과; 1쌍의 제 1 내지 제 2 스트링과 콘택을 통해 전기적으로 공유되어 연결된 하나의 비트라인과, 상기 1쌍의 각 스트링 사이에 형성되고, 각 스트링상에 각각 독립적으로 배열되며, 비트라인 방향으로 연장 형성된 1쌍의 플레이트 라인을 포함하여서, 각 스트링의 제 1 스트링 선택 트랜지스터의 드레인은 상기 비트라인에 연결되고 게이트는 제 1 스트링 선택 라인에 공통 연결되고, 각 스트링의 제 2 스트링 선택 트랜지스터의 게이트는 제 1 스트링 선택 라인에 공통 연결되며, 각 스트링의 다수개의 메모리 셀들의 콘트롤 게이트는 각각 해당 워드라인에 연결되고, 각 스트링의 소오스 선택 트랜지스터의 게이트는 소오스 선택 라인에 공통 연결되고 소오스는 공통 소오스 라인에 공통 연결되며, 이 1쌍의 스트링이 행방향으로 반복 배열되는 구조를 갖는다.