公开(公告)号：KR100145889B1

公开(公告)日：1998-11-02

申请号：KR1019950019792

申请日：1995-07-06

Applicant: 삼성전자주식회사

Inventor： 신헌종

IPC: G11C11/413

Abstract: 제1비트라인과 제2비트라인의 비트라인쌍과, 두개의 인버터가 제1 및 제2노드를 중심으로 환형으로 접속된 래치와, 상기 제1비트라인과 상기 제1노드 사이의 데이타 패스를 형성하는 제1전달수단과, 상기 제2비트라인과 상기 제2노드 사이의 데이타 패스를 형성하는 제2전달수단으로 구성된 SDRM 메모리셀을 구비하는 메모리 장치의 메모리셀 어레이 구조에 관한 것으로, i(여기 i는 자연수)번째 메모리셀의 제1비트라인은 이웃하는 i-1번째의 메모리셀의 비트라인쌍중의 하나의 라인이며, 제2비트라인은 이웃하는 i+1번째의 메모리셀의 비트라인쌍중의 하나의 비트라인과 공유되어 하나의 로우측에 연속 접속된 구조를 갖는 메모리셀 어레이 구조로서, 이는 메모리셀의 갯수보다 하나가 많은 비트라인만으로 다수의 메모리셀의 데이타를 억세스할 수 있도록 한 것이다.

公开(公告)号：KR100155875B1

公开(公告)日：1998-10-15

申请号：KR1019950028487

申请日：1995-08-31

Applicant: 삼성전자주식회사

Inventor： 이수철 ,  송준의 ,  신헌종

IPC: H01L27/10

CPC classification number: H01L27/1104 ,  Y10S257/908 ,  Y10S257/909

Abstract: 본 발명은 단순화된 셀 구조와 그에 따른 고집적화가 가능한 에스 렘 셀에 관해 개시한다. 본 발명의 에스 렘 셀은 반도체기판, 상기 반도체기판 상에 형성된 N웰 및 P웰, 상기 N웰 및 P웰의 각 좌측에 형성된 제1 및 제3 활성영역의 수평부분을 지나고 상기 N웰의 우측에 형성된 제2 활성영역의 수평부분의 끝을 지나는 제1 게이트 도전층, 상기 제2 활성영역의 수평부분과 상기 P웰의 우측에 형성된 제4 활성영역의 수평부분을 지나고 상기 제3 활성영역의 수평부분과 수직부분이 만나는 부분의 일부를 지나는 제2 게이터 도전층, 상기 제3 및 제4 활성영역의 수직한 부분을 가로지르는 워드 라인, 상기 각 웰의 활성영역에 형성된 콘택, 상기 콘택을 연결하는 상호연결(inter-connection)라인, 상기 P웰에 형성된 Vss라인, 상기 셀 중앙을 세로로 지나는 비트라인 및 가장자리를 세로로 지나는 Vcc 라인을 구비하는 에스 렘 셀에 있어서, 상기 제1 게이트 도전층 은 상기 제1 및 제3 활성영역의 수평부분과 직각으로 연결되고, 상기 제2 게이트 도전층은 상기 제2 및 제4 활성영역의 수평부분과 직각으로 형성된다.
본 발명에 의하면, 에스 렘 셀의 제조과정에서 발생하는 3차원 효과를 제거할 수 있고 또한 셀 내의 각 라인간의 스페이서를 작게 할 수 있어 결과적으로 에스 렘 셀의 집적도를 높게 할 수 있다.

公开(公告)号：KR100135801B1

公开(公告)日：1998-04-24

申请号：KR1019940018075

申请日：1994-07-26

Applicant: 삼성전자주식회사

Inventor： 신헌종 ,  김영광

IPC: H01L27/11

CPC classification number: H01L27/11 ,  H01L27/1108 ,  Y10S257/903

Abstract: 스태틱 랜덤 억세스 메모리소자 및 그 제조방법에 대해 기재되어 있다. 이는 고리모양의 제1활성영역과 이 고리를 가로지르는 모양의 제2활성영역으로 구성된 활성영역이 셀 어레이 전체에 걸쳐 반복적으로 형성되어 있는 것을 특징으로 한다. 따라서, 셀 크기를 증가시키지 않으면서도 일반적인 식각공정에 의해 Vss선을 활성영역에 접속시키기 위한 접촉창을 형성할 수 있으므로 접촉저항을 줄일 수 있고, 게이트산화막을 두 번 형성하지 않아도 되므로 공정이 간단하다.

公开(公告)号：KR1019970005729B1

公开(公告)日：1997-04-19

申请号：KR1019910012170

申请日：1991-07-16

Applicant: 삼성전자주식회사

Inventor： 심명섭 ,  신헌종

IPC: H01L29/76

Abstract: The present invention is to provide a method for fabricating semiconductor device. The method for fabricating according to the present invention comprises: a) forming a gate electrode(14) on a semiconductor substrate(10) using polysilicon gate electrode(14); b) forming a spacer(16) on side walls of the gate electrode(14); c) forming an insulating layer(20) after forming a diffusion layer(15) using the gate electrode(14) as a mask; d) forming a contact hole(21,23) on the gate electrode(14) and the diffusion layer(15); and e) forming a wiring layer(24,25) on the insulating layer(20), thereby interconnecting the wiring layer(24,25) with the gate electrode(14) and the diffusion layer(15). The present invention further comprises forming a second silicide(22) between contact portions of the wiring layer(24,25) and the first silicide(20). The first silicide(20) is formed on the wiring layer(24,25) and the gate layer(14) and the diffusion layer(15).

Abstract translation: 本发明提供一种制造半导体器件的方法。 根据本发明的制造方法包括：a）使用多晶硅栅极（14）在半导体衬底（10）上形成栅电极（14）; b）在所述栅电极（14）的侧壁上形成间隔物（16）; c）在使用栅电极（14）作为掩模形成扩散层（15）之后形成绝缘层（20）; d）在栅电极（14）和扩散层（15）上形成接触孔（21,23）; 以及e）在所述绝缘层（20）上形成布线层（24,25），从而将所述布线层（24,25）与所述栅电极（14）和所述扩散层（15）互连。 本发明还包括在布线层（24,25）和第一硅化物（20）的接触部分之间形成第二硅化物（22）。 第一硅化物（20）形成在布线层（24,25）和栅极层（14）和扩散层（15）上。

公开(公告)号：KR100114330B1

公开(公告)日：1997-04-16

申请号：KR1019930018358

申请日：1993-09-13

Applicant: 삼성전자주식회사

Inventor： 신헌종

IPC: H01L21/28

公开(公告)号：KR1019970013332A

公开(公告)日：1997-03-29

申请号：KR1019950028487

申请日：1995-08-31

Applicant: 삼성전자주식회사

Inventor： 이수철 ,  송준의 ,  신헌종

IPC: H01L27/10

Abstract: 본 발명은 단순화된 셀 구조와 그에 따른 고집적화가 가능한 에스 렘 셀에 관해 개시한다. 본 발명의 에스 렘 셀은 반도체기판, 상기 반도체기판 상에 형성된 N웰 및 P웰, 상기 N웰 및 P웰의 각 좌측에 형성된 제1 및 제3 활성영역의 수평부분을 자나고 상기 N웰의 우측에 형성된 제2 활성영역의 수평부분의 끝을 지나는 제1 게이트 도전층, 상기 제2 활성영역의 수평부분과 상기 P웰의 우측에 형성된 제4 활성영역의 수평부분을 지나고 상기 제3 활성영역의 수평부분과 수직부분이 만나는 부분의 일부를 지나는 제2 게이트 도전층, 상기 제3 및 제4 활성영역의 수직한 부분을 가로지르는 워드 라인, 상기 각 웰의 활성영역에 형성된 콘택, 상기 콘택을 연결하는 상호연결(inter-connection)라인, 상기 P웰에 형성된 Vss라인, 상기 셀 중앙을 세로로 지나는 비트라인 및 가장자리를 세로로 지나는 Vcc라인을 구비하는 에스 렘 셀에 있어서, 상기 제1 게이트 도전층 상기 제1 및 제3 활성영역의 수평부분과 직각으로 연결되고, 상기 제2 게이트 도전층은 상기 제2 및 제4 활성영역의 수평부분과 직각으로 형성된다. 본 발명에 의하면, 에스 렘 셀의 제조 과정에서 발생하는 3차원 효과를 제거할 수 있고 또한 셀 내의 각 라인간의 스페이서를 작게 할 수 있어 결과적으로 에스 렘 셀의 집적도를 높게 할 수 있다.

公开(公告)号：KR1019970008573A

公开(公告)日：1997-02-24

申请号：KR1019950021945

申请日：1995-07-24

Applicant: 삼성전자주식회사

Inventor： 이수철 ,  신헌종

IPC: H01L27/08

Abstract: 콘택저항의 증가를 억제하면서 서로 다른 형(type)의 불순물영역을 연결할 수 있는 반도체장치의 접속구조(interconnect) 및 그 제조방법에 관하여 개시한다. 본 발명은 반도체기판 상의 제1부위에 형성된 제1불순물확산영역과, 반도체기판상의 제2부위에 형성된 제2불순물 확산영역과, 상기 반도체 기판상에 상게 제1불순물확산영역과 제2불순물 확산영역을 노출하는 콘택홀을 갖는 중간절연막과, 상기 충간절연막 상에 형성되는 제1도전막과, 상기 기판의 전면에 형성되어 있고, 상기 제1불순물 확산영역 및 제2불순물 확산영역 상에는 각각 상기 제1불순물 확산영역 및 제2불순물 확산영역에 포함된 불순물과 동일한 불순물을 포함하는 제2도전막을 구비하는 것을 특징으로 하는 반도체장치를 제공한다. 본 발명에 의하면, 폴리사이드막으로 서로 다른 확산영역을 전기적으로 연결하는데 있어서, n확산영역과 p확산영역이 노출되는 콘택홀의 내측벽과 n확산영역과 p확산영역의 표면에만 폴리실리콘막이 형성되고 나머지 배선영역에는 폴리사이드막으로 형성함으로써 콘택저항이 증가되는 것을 방지할 수 있다.

公开(公告)号：KR1019960027004A

公开(公告)日：1996-07-22

申请号：KR1019940034249

申请日：1994-12-14

Applicant: 삼성전자주식회사

Inventor： 신헌종

IPC: H01L21/28

Abstract: 측면콘택시 형성되는 자연 산화막을 도전물질로 변경시켜 콘택저항을 감소시킬 수 있는 반도체 장치의 측면콘택 형성방법에 관하여 개시한다. 본 발명은 반도체 기판상에 제1 절연막을 형성하는 단계와, 상기 제1 절연막상에 제1 도전막 및 제2절연막을 형성하는 단계와, 상기 제2 절연막, 제1 도전막 및 제1 절연막을 식각하여, 상기 제1 도전막의 측면이 노출되는콘택홀을 형성하는 단계와, 상기 콘택홀이 형성된 기판의 전면에 내화금속막을 형성하는 단계와, 상기 내화금속막상에 상기 콘택홀을 매립하도록 제2 도전막을 형성하는 단계, 및 상기 제1 도전막의 측면에 형성되어 있는 자연산화막을 도전물질로 변형시키는 단계를 포함한다. 본 발명에 의하면, 측면콘택시에 도전막의 측면에 형성되는 자연 산화막을 도전물질로변형시켜 반도체 장치의 콘택저항을 감소시킬 수 있으며, 콘택을 안정되게 할 수 있다.

公开(公告)号：KR1019950009283B1

公开(公告)日：1995-08-18

申请号：KR1019920015206

申请日：1992-08-24

Applicant: 삼성전자주식회사

Inventor： 신헌종 ,  송윤흡

IPC: H01L21/28

CPC classification number: H01L21/28052 ,  H01L21/76889

Abstract: (i) forming a polycrystal silicon layer as the first conduction layer on an insulating film; (ii) continuously forming a second conduction layer along with a buffer layer over the first conduction layer to prevent the mutual migration of silicon: and (iii) forming a fine resistant metal layer on the second conduction layer. The method achieves miniaturisation and provides high concentration polycrystal silicon.

Abstract translation: （i）在绝缘膜上形成多晶硅层作为第一导电层; （ii）在第一导电层上连续形成第二导电层以及缓冲层，以防止硅的相互迁移;（iii）在第二导电层上形成耐细金属层。 该方法实现了小型化，并提供了高浓度多晶硅。

公开(公告)号：KR1019950009922A

公开(公告)日：1995-04-26

申请号：KR1019930018358

申请日：1993-09-13

Applicant: 삼성전자주식회사

Inventor： 신헌종

IPC: H01L21/28

Abstract: 본 발명은 반도체소자의 콘택구조 및 그 제조방법에 관한 것으로, 특히 불순물영역 측면에 콘택이 형성되는 반도체소자의 콘택구조 및 그 제조방법에 관한 것이다.
반도체 기판의 소정영역에 형성된 불순물영역; 상기 불순물영역과 적어도 어느 한 측면이 접해 있고 상기 불순물영역과 인접한 소정의 부분에 형성된 트랜치 소자분리영역; 및 상기 반도체기면 상판에 도전막층이 형성되고 상기 트랜치 소자분리영역에 상기 도전막층이 매몰되어 접속된 콘택영역을 구비한 것을 특징으로 한다. 또한 그 제조방법을 제공한다.
따라서, 본 발명에서는 콘택을 불순물영역 측면에 형성하여 도전막사이의 간격과 불순물영역폭이 종래의 방법에 비해 작아져 단위 셀당의 면적을 줄일 수 있으므로 배선설계의 자유도 및 고집적화, 대용량화를 향상시킬 수 있다.