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公开(公告)号：KR1019970053844A
公开(公告)日：1997-07-31
申请号：KR1019950065950
申请日：1995-12-29
Applicant: 삼성전자주식회사
IPC: H01L27/04
Abstract: 데이터 라인의 스윙 조정장치를 공개한다. 메모리 장치의 데이터 라인에 스윙을 조정하는 데이터 라인 스윙 조정장치에 있어서, 복수개의 병렬로 연결된 프리차이지 및 이퀼라이저용 트랜지스터; 및 상기 트랜지스터의 게이트에 연결되는 퓨즈 박스를 구비하고, 퓨즈커팅에 의해 상기 데이터 라인의 스윙을 조정하는 것을 특징으로 한다. 본 발명에 의하면, 웨이퍼 상태에서 데이타 라인의 스윙을 쉽게 조정할 수 있다는 잇점이 있다.
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公开(公告)号：KR1019970017664A
公开(公告)日：1997-04-30
申请号：KR1019950030103
申请日：1995-09-14
Applicant: 삼성전자주식회사
Inventor： 안기식
IPC: G11C11/413
Abstract: 1. 청구 범위에 기재된 발명이 속한 기술분야
반도체 메모리.
2. 발명이 해결하려고 하는 기술적 과제
노이즈 면역강화 방법을 제공한다.
3. 발명의 해결방법의 요지
반도체 메모리 장치의 노이즈 면역강화 방법은 상기 장치내에 있는 메모리 셀의 제1,2비트라인에 연결된 데이타 라인 쌍을 가지는 블럭 센스앰프의 상기 신호라인 쌍간에 커플링 캐패시터를 사용하여, 상기 제1,2비트 라인에 발생되는 노이즈가 상기 블럭센스앰프의 내부로 유입되는 것을 차단시킴을 특징으로 한다.
4. 발명의 중요한 용도
반도체 메모리의 센스앰프에 적합하게 사용된다.-
公开(公告)号：KR1019970008188A
公开(公告)日：1997-02-24
申请号：KR1019950022323
申请日：1995-07-26
Applicant: 삼성전자주식회사
IPC: G11C11/407
Abstract: 1. 청구범위에 기재된 발명이 속하는 기술 분야
본 발명은 반도체 메모리 장치에 있어서, 저 전압을 구동하기 위한 입출력 드라이버 회로에 관한 것이다.
2. 발명이 해결하려고 하는 기술적 과제
메모리 셀 어레이의 출력된 데이타의 레벨을 구동시키는 속도를 증가시키고, 하이 레벨의 전원전압에서 발생되는 노이즈를 감소하기 위한 반도체 메모리 장치의 입출력 드라이버 회로를 제공함에 있다.
3. 발명의 해결방법의 요지
풀업트랜지스터와 풀다운트랜지스터로 구비되어 메모리 셀 어레이에서 출력된 데이타를 구동하기 위한 반도체 메모리 장치의 입출력 드라이버 회로에 있어서, 복수개의 상기 풀업트랜지스터 및 풀다운트랜지스터는 각기 병렬로 연결되며 병렬로 연결된 트랜지스터에 복수개의 전달 트랜지스터가 직렬로 연결되어 전원전압의 변경에 따라 턴-온 및 턴-오프되는 트랜지스터의 수가 구분되어 동작되는 것을 요지로 한다.
4. 발명의 중요한 용도
반도체 메모리 장치의 입출력 드라이버 회로에 적합하다.-
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公开(公告)号：KR1019940020687A
公开(公告)日：1994-09-16
申请号：KR1019930001392
申请日：1993-02-02
Applicant: 삼성전자주식회사
IPC: H03K19/00
Abstract: 본 발명은 고속의 출력특성을 가지는 논리회로에 관한 것으로, 본 발명에 의한 논리회로의 출력단에는 신호레벨의 변환으로부터 고속의 출력신호를 발생하기 위하여 출력라인에 소정의 클램프소자를 구비하므로서, 출력신호의 레벨 변환이 고속으로 이루어지는 논리회로를 실현할 수 있게되고, 이는 또한 예를 들어 반도체 집적회로의 데이타 출력버퍼와 같은 회로에 적용할 시에 초고집적 반도체집적회로의 출력특성 및 신호의 안정화에 기여하는 효과가 있다.
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Patent Agency Ranking
公开(公告)号：KR100549938B1
公开(公告)日：2006-02-07
申请号：KR1019990000557
申请日：1999-01-12
Applicant: 삼성전자주식회사
Inventor： 안기식
IPC: G11C7/06
Abstract: 본 발명은 반도체 메모리 장치의 내부 전압 변환회로를 공개한다. 그 회로는 외부 전원전압과 접지전압사이에 연결되고 기준전압과 입력전압의 차를 증폭하여 출력신호 발생하기 위한 차동 증폭기, 레벨 쉬프트된 기준전압과 접지전압사이에 연결되어 상기 레벨 쉬프트된 기준전압을 분배하여 상기 입력전압을 발생하기 위한 전압 분배수단, 상기 외부 전원전압과 상기 레벨 쉬프트된 기준전압사이에 연결되고 상기 차동 증폭기의 출력신호에 응답하여 일정한 레벨의 전압을 발생하기 위한 제1레벨 쉬프트된 기준전압 발생수단, 및 상기 외부 전원전압과 상기 레벨 쉬프트된 기준전압의 전압 차가 소정 레벨이상이 되면 온도 변화에 무관하고 상기 외부 전원전압의 증가에 따라 증가하는 상기 레벨 쉬프트된 기준전압을 발생하기 위한 제2레벨 쉬프트된 기준전압 발생수단으로 구성되어 있다. 따라서, 반도체 메모리 장치의 번-인 테스트시에 온도의 증가에 따라 내부 전압이 계속적으로 증가하지 않게 됨으로써 파워 버스트를 방지할 수 있다.
Abstract translation: 本发明公开了一种半导体存储器件的内部电压转换电路。 该电路包括连接在外部电源电压和地电压之间并且放大参考电压和输入电压之间的差以产生输出信号的差分放大器，连接在电平移动的参考电压和地电压之间的差分放大器， 移动的参考电压响应于差分放大器的输出信号而产生预定电平的电压， 一个参考电压发生装置，用于当外部电源电压和电平移动参考电压之间的电压差等于或高于预定电平时，产生一个与温度变化无关的参考电压， 和第二级移位的参考电压产生装置。 因此，在半导体存储器件的老化测试期间，随着温度升高，内部电压不会持续增加，从而防止了功率突发。
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公开(公告)号：KR1020040076732A
公开(公告)日：2004-09-03
申请号：KR1020030012072
申请日：2003-02-26
Applicant: 삼성전자주식회사
IPC: G11C29/00
CPC classification number: G11C29/50 , G11C5/147 , G11C2029/5006
Abstract: PURPOSE: A semiconductor memory device is provided to reduce a cell leakage current during a burn-in test operation by applying a negative bulk voltage to a bulk of pull-down and pass transistors of a memory cell. CONSTITUTION: SRAM cells(MC) comprise pull-up PMOS transistors, pass NMOS transistors and pull-down NMOS transistors. A control circuit(140) generates selection signals in response to an operation mode. And a bulk voltage generation circuit(150) generates a bulk voltage to be supplied to a bulk of the NMOS transistors in response to the selection signals. And the bulk voltage generation circuit generates a negative bulk voltage during the test mode. The control circuit includes a JTAG circuit.
Abstract translation: 目的：提供一种半导体存储器件，用于通过将负体积电压施加到存储器单元的大量下拉和传输晶体管来减少老化测试操作期间的单元泄漏电流。 构成：SRAM单元（MC）包括上拉PMOS晶体管，通过NMOS晶体管和下拉式NMOS晶体管。 控制电路（140）响应于操作模式产生选择信号。 并且体电压产生电路（150）响应于选择信号产生要提供给大量NMOS晶体管的体电压。 并且在测试模式期间，体电压产生电路产生负的体电压。 控制电路包括一个JTAG电路。
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公开(公告)号：KR100428592B1
公开(公告)日：2004-06-16
申请号：KR1019970018027
申请日：1997-05-09
Applicant: 삼성전자주식회사
Inventor： 안기식
IPC: G11C5/14
Abstract: PURPOSE: A reference voltage generation circuit is provided to reduce the loss of speed under hot temperature and reduce the current amount under cold temperature by varying a reference voltage level according a variation of temperature. CONSTITUTION: A reference voltage generation circuit includes a reference voltage division circuit, a comparison circuit, and a driving circuit. The reference voltage division circuit(120) includes a first resistor and a second resistor in order to divide the reference voltage according to a resistance ratio between the first and the second resistors. Each resistance value of the first and the second resistors is changed according to the variation of the external temperature. The comparison circuit(100) compares the reference voltage with the divided voltage of the reference voltage division circuit and outputs a comparison signal. The driving circuit(110) supplies the predetermined charges to a reference voltage line in response to the comparison signal.
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公开(公告)号：KR1020010009205A
公开(公告)日：2001-02-05
申请号：KR1019990027475
申请日：1999-07-08
Applicant: 삼성전자주식회사
Inventor： 안기식
IPC: H03K19/0185
Abstract: PURPOSE: A data output circuit of a semiconductor device is provided to reduce a leakage current while maintaining a sufficient driving capability, thereby stabilizing the operation of a device and improving a memory performance. CONSTITUTION: The device has an output buffering section(10) and an output driver circuit(21). The output driver circuit uses a single supply voltage. The data output circuit accommodates an internal supply voltage and an external supply voltage as a supply voltage. The output buffering section operates the respective internal devices by using the internal supply voltage. The output driver circuit operates the respective internal devices only by the external supply voltage. The data output circuit has an excellent driving capability and a low leakage current property while maintaining a sufficient output driving capability, thereby stabilizing the operation of a device.
Abstract translation: 目的：提供半导体器件的数据输出电路，以便在保持足够的驱动能力的同时减小漏电流，从而稳定器件的操作并提高存储器性能。 构成：该装置具有输出缓冲部分（10）和输出驱动电路（21）。 输出驱动电路使用单个电源电压。 数据输出电路容纳内部电源电压和外部电源电压作为电源电压。 输出缓冲部分通过使用内部电源电压来操作各个内部装置。 输出驱动电路仅通过外部电源电压来操作相应的内部器件。 数据输出电路具有优异的驱动能力和低漏电流特性，同时保持足够的输出驱动能力，从而稳定器件的工作。
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公开(公告)号：KR100197551B1
公开(公告)日：1999-06-15
申请号：KR1019950030103
申请日：1995-09-14
Applicant: 삼성전자주식회사
Inventor： 안기식
IPC: G11C11/413
Abstract: 1. 청구범위에 기재된 발명이 속한 기술분야
반도체 메모리
2. 발명이 해결하려고 하는 기술적 과제
노이즈 면역강화 방법을 제공한다.
3. 발명의 해결방법의 요지
반도체 메모리 장치의 노이즈 면역강화 방법은 상기 장치내에 있는 메모리 셀의 제1,2비트라인에 연결된 데이타 라인 쌍을 가지는 블럭 센스앰프의 상기 신호라인 쌍간에 커플링 캐패시터를 사용하여, 상기 제1,2비트라인에 발생되는 노이즈가 상기 블럭센스앰프의 내부로 유입되는 것을 차단시킴을 특징으로 한다.
4. 발명의 중요한 용도
반도체 메모리의 센스앰프에 적합하게 사용된다.
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