公开(公告)号：KR100487491B1

公开(公告)日：2005-07-28

申请号：KR1019970041294

申请日：1997-08-26

Applicant: 삼성전자주식회사

Inventor： 신호근 ,  안기식

IPC: G11C29/00

Abstract: 본 발명에 따른 반도체 메모리 장치는 데이터를 저장하기 위한 메모리 셀들의 어레이와; 상기 메모리 셀들에 결함이 발생할 때, 이를 대체하기 위한 리던던트 셀들의 어레이 및; 어드레스 신호에 의해서 선택된 메모리 셀의 데이터가 리페어된 데이터일 때 상기 어드레스 신호에 응답하여 상기 결함 셀에 대응되는 리런던트 셀을 선택하기 위해, 상기 결함 셀에 해당하는 어드레스 신호를 저장하는 저장 회로 및 칩 선택 신호에 응답하여 상기 저장 회로를 활성화시키기 위한 활성화 회로를 포함하되, 상기 활성화 회로는 전원 전압에 일단자가 접속된 퓨즈와; 상기 퓨즈와 접지 사이에 접속되며, 상기 전원 전압에 응답하여 소정 전류를 흘려주기 위한 저항 회로와; 상기 퓨즈와 상기 저항 회로 사이에 접속되며, 상기 칩 선택 신호에 응답하여 상기 회로들을 전기적으로 접속시키는 스위치 및; 상기 칩 선택 신호와 상기 스위치를 통해 흐르는 전류에 따라 상기 저장 회로로 상기 전원 전압을 공급하거나 상기 저장 회로을 접지시키기 위한 반전기를 포함한다.

公开(公告)号：KR1020020007785A

公开(公告)日：2002-01-29

申请号：KR1020000041238

申请日：2000-07-19

Applicant: 삼성전자주식회사

Inventor： 이인열 ,  안기식

IPC: G11C7/10

Abstract: PURPOSE: A data input device of a semiconductor memory device is provided, which assures a reliability by preventing a high voltage entering a data input buffer from influencing on the input buffer. CONSTITUTION: A voltage drop circuit(110) is constituted between a pad(100) and an input buffer(120). If the voltage drop circuit is constituted in front of the input buffer, a high voltage applied through the pad is dropped after passing the voltage drop circuit. Because the dropped voltage is applied to the input buffer, an electromagnetic field on an oxide MOS is small. The voltage drop circuit comprises an NMOS transistor, and a high voltage higher than a power supply voltage is applied to a gate voltage(RVRD) of the NMOS transistor.

Abstract translation: 目的：提供半导体存储器件的数据输入装置，通过防止进入数据输入缓冲器的高电压对输入缓冲器的影响来确保可靠性。 构成：在焊盘（100）和输入缓冲器（120）之间构成电压降电路（110）。 如果在输入缓冲器前面构成电压降电路，则在通过电压降电路之后，通过焊盘施加的高电压下降。 由于向输入缓冲器施加了下降的电压，氧化物MOS上的电磁场很小。 电压降电路包括NMOS晶体管，并且高于电源电压的高电压被施加到NMOS晶体管的栅极电压（RVRD）。

公开(公告)号：KR100149587B1

公开(公告)日：1998-12-01

申请号：KR1019950015399

申请日：1995-06-12

Applicant: 삼성전자주식회사

Inventor： 김영태 ,  안기식

IPC: G11C11/413

Abstract: 1. 청구 범위에 기재된 발명이 속한 기술분야 :
반도체 메모리 장치의 라이트 드라이브 회로에 관한 것이다.
2. 발명이 해결하려고 하는 기술적 과제 :
칩이 라이트동작을 하다가 바로 이어서 리이드동작을 하는 경우에 원할한 리이드동작을 제공함에 있다.
3. 발명의 해결방법의 요지 :
제1출력신호와 수신되는 내부펄스를 조합하여 제1데이타신호와 커플링관계가 없는 제3출력신호를 생성하고, 상기 제2출력신호와 수신되는 상기 내부펄스를 조합하여 제2데이타신호와 커플링관계가 없는 제4출력신호를 생성하는 제1,2멀티플렉스와 상기 제3출력신호와 수신되는 내부펄스를 조합하여 메모리 셀 어레이의 셀을 리이드하거나 라이트하는 제1데이타신호를 생성하고, 상기 제4출력신호와 수신되는 상기 내부펄스를 조합하여 상기 데이타신호와 상보된 제2데이타신호를 생성하는 제3,4멀티플렉스를 가지는 것을 요지로 한다.
4. 발명의 중요한 용도 :
고속의 반도체 메모리 장치에 적합하다.

公开(公告)号：KR1019970055490A

公开(公告)日：1997-07-31

申请号：KR1019950057088

申请日：1995-12-26

Applicant: 삼성전자주식회사

Inventor： 김종영 ,  안기식

IPC: H03K19/00

Abstract: 하이 출력전압(VOH)을 제한해 주는 반도체장치의 출력버퍼가 포함되어 있다. 본 발명은, 바이폴라 풀엎 트랜지스터와 엔모스 풀다운 트랜지스터를 갖는 드라이버단과 상기 드라이버단을 구동하는 버퍼단을 구비하는 반도체장치의 출력버퍼에 있어서, 상기 버퍼단이 상기 드라이버단의 바이폴라 풀엎 트랜지스터의 베이스단자에 접속되는 또다른 바이폴라 풀업 트랜지스터로 구성되는 제1전류 공급수단과, 상기 드라이버단의 바이폴라 풀업 트랜지스터의 베이스단자와 공급전원(VDD)사이에 직렬접속되는 제1 및 제2피모스 트랜지스터로 구성되는 제2전류 공급수단을 구비하는 것을 특징으로 한다. 또한 상기 제2피모스 트랜지스터의 게이트에 제어신호가 접속되고, 상기 제어신호는 하이 VCC에서는 "하이"상태가 되고 로우 VCC에서는 "로우"상태가 되는 것을 특징으로 한다.
따라서 하이 VCC에서는 상기 제어신호가 "하이"상태가 되므로, 상기 제2피모스 트랜지스터가 턴오프되어 상기 제2전류 공급수단이 동작하기 않게 되고, 상기 제1전류 공급수단의 바이폴라 트랜지스터만이 턴온됨으로써 제1전류 공급수단만이 동작하게 된다. 이에 따라 상기 드라이버단의 바이폴라 풀엎 트랜지스터의 베이스단자에 공급되는 전류량이 감소됨으로써, 출력버퍼의 출력단의 VOH 레벨이 하이 VCC 동작영역에서도 필요 이상으로 높아지지 않는 장점이 있다.

公开(公告)号：KR1019970051239A

公开(公告)日：1997-07-29

申请号：KR1019950057054

申请日：1995-12-26

Applicant: 삼성전자주식회사

Inventor： 김재철 ,  안기식 ,  문재환

IPC: G11C11/407

Abstract: 본 발명은 비트라인(bit-line)프리챠지(precharge) 및 이퀄라이즈(equalize)를 개선한 반도체 메모리 장치에 관한 것으로서, 반도체 메모리 장치에 있어서, 읽기/쓰기(read/write)시 비트라인(bit-line) 전압 레벨을 조절하기 위해 읽기/쓰기(read/write)상태의 제어를 받는 프리챠지 및 이퀄라이즈(precharge ＆ equlize)트랜지스터가 비트라인탑(bit-line TOP)및 비트라인바텀(bit-line BOTTOM)부분에 구비됨을 특징으로 한다.
따라서, 비트라인부하(bit-line loading)가 큰 경우(하나의 비트라인에 많은 수의 메모리 셀이 공유)에 비트라인 전압 스윙 콘트롤(bit-line voltage swing control), write-recovery, 비트라인 노이즈(bit-line noise)등에 더욱 효과적으로 대처할 수 있다.

公开(公告)号：KR1019970008187A

公开(公告)日：1997-02-24

申请号：KR1019950022321

申请日：1995-07-26

Applicant: 삼성전자주식회사

Inventor： 안기식 ,  김재철

IPC: G11C11/407

Abstract: 1. 청구범위에 기재된 발명이 속하는 기술 분야
본 발명은 반도체 메모리 장치에 있어서, 저 전압을 구동하기 위한 입출력 드라이버 회로에 관한 것이다.
2. 발명이 해결하려고 하는 기술적 과제
메모리 셀 어레이의 출력된 데이타의 레벨을 구동하기 위한 구동속도를 증가시키고, 하이 레벨의 전원전압에서 발생되는 노이즈를 감소하기 위한 반도체 메모리 장치의 입출력 드라이버의 회로를 제공함에 있다.
3. 발명의 해결방법의 요지
메모리 셀 어레이에서 출력된 데이타를 구동하기 위한 반도체 메모리 장치의 입출력 드라이버 회로에 있어서, 상기 메모리 셀 어레이의 출력된 데이타인 제1입력신호와, 상기 제1입력신호와 상보적인 레벨을 가지는 제2입력신호와, 베이스는 상기 제1입력신호가 수신되고 켈렉터는 전원전압과 연결되고 에미터는 데이타출력신호가 전달되는 데이타출력라인과 연결되는 제1풀업수단과, 게이트는 상기 제2입력신호가 수신되고 드레인은 상기 데이타출력라인 및 상기 제1풀업수단의 켈렉터와 공통연결되고 소오스는 접지전압과 연결되는 제1풀다운수단과, 소오스는 상기 전원전압과 연결되고 드레인은 상기 데이타출력라인과 연결되는 제2풀업수단과, 한측에는 전원전압감지신호가 수신되고, 타측에는 사이 제1입력신호가 수신되고 그 출력단에는 상기 2풀업수단의 게이트에 연결되어 하이 레벨의 전원전압일 경우에 상기 제2풀업수단을 턴-오프시키는 제어수단을 가지는 것을 요지로 한다.
4. 발명의 중요한 용도
반도체 메모리 장치의 입출력 드라이버의 회로에 적합하다.

公开(公告)号：KR1019950004534A

公开(公告)日：1995-02-18

申请号：KR1019930014463

申请日：1993-07-28

Applicant: 삼성전자주식회사

Inventor： 정철민 ,  이정희 ,  안기식 ,  박희철

IPC: H01L27/10

Abstract: 본 발명은 레벨 쉬프터를 공개한다. 그 회로는 데이타를 저장하기 위한 메모리 셀, 상기 메모리 셀로부터 독출되는 데이타를 증폭하여 ECL레벨의 출력신호를 발생하는 센스 증폭기, 상기 ECL레벨의 출력신호를 CMOS레벨로 변환하기 위한 레벨 쉬프터를 구비한 반도체 메모리 장치에 있어서, 상기 레벨 쉬프터가 상기 ECL레벨의 데이타와 반전 데이타를 입력하여 CMOS레벨로 변환하여 출력하기 위한 레벨 쉬프트 수단, 상기 레벨 쉬프트 수단의 출력신호를 궤환하고 지연하여 상기 레벨 쉬프트 수단의 전류소모를 제어하기 위한 지연수단을 구비하여 구성되어 있다. 따라서, ECL레벨의 출력신호를 CMOS레벨로 변환할 수가 있으며 전류소모를 줄일 수가 있다.

公开(公告)号：KR100507029B1

公开(公告)日：2005-10-26

申请号：KR1019980033087

申请日：1998-08-14

Applicant: 삼성전자주식회사

Inventor： 임명균 ,  안기식

IPC: G11C7/06

Abstract: 본 발명은 반도체 메모리 장치의 센스 증폭기를 공개한다. 그 회로는 입력되는 데이터쌍으로 부터의 데이터의 차를 증폭하여 출력하기 위한 센스 증폭부, 센스 증폭부에 정전류를 공급하기 위한 정전류 공급부, 및 센스 증폭기 인에이블 신호에 응답하여 기준전압을 정전류 공급부에 인가함으로써 센스 증폭부의 동작을 인에이블하기 위한 인에이블 부로 구성되어 있다. 따라서, 리드 이외의 동작시에는 전류를 소모하지 않고, 리드 동작시에만 전류를 소모하여 전류 소모를 줄일 수 있다. 또한, 전원전압이 증가하더라도 일정한 전류를 소모하게 됨으로써 고 전원전압에서도 센스 출력신호쌍이 일정한 스윙폭을 유지할 수 있게 한다.

公开(公告)号：KR1020040000918A

公开(公告)日：2004-01-07

申请号：KR1020020035932

申请日：2002-06-26

Applicant: 삼성전자주식회사

Inventor： 조욱래 ,  안기식 ,  이인열

IPC: G11C29/00

Abstract: PURPOSE: A memory device having a write driver to screen defect of a SRAM cell is provided to reduce test time and to screen a defective cell. CONSTITUTION: A SRAM cell is connected to a bit line and a complementary bit line. And a write driver(300) writes data to the bit line and the complementary bit line of the memory cell with the first and the second level in response to a write signal and a weak write signal. The write driver comprises the first and the second decoding part responding to the write signal and the data and the inverted data, and the first and the second load part(310,320) providing the first and the second level in response to the weak write signal, and the first and the second driver part(214,224) transferring the first and the second level to the bit line and the complementary bit line of the memory cell in response to the output of the first and the second decoding part respectively.

Abstract translation: 目的：提供具有用于屏蔽SRAM单元的缺陷的写入驱动器的存储器件，以减少测试时间并筛选有缺陷的单元。 构成：SRAM单元连接到位线和互补位线。 并且写入驱动器（300）响应于写入信号和弱写入信号，将数据写入具有第一和第二电平的存储器单元的位线和互补位线。 写驱动器包括响应于写信号和数据和反相数据的第一和第二解码部分，以及响应于弱写信号而提供第一和第二电平的第一和第二负载部分（310,320） 以及第一和第二驱动器部分（214,224）分别响应于第一和第二解码部分的输出而将第一和第二电平传送到存储器单元的位线和互补位线。

公开(公告)号：KR1020030038832A

公开(公告)日：2003-05-17

申请号：KR1020010068376

申请日：2001-11-03

Applicant: 삼성전자주식회사

Inventor： 이인열 ,  안기식 ,  신인철 ,  신호근

IPC: G11C29/00

CPC classification number: G11C29/781 ,  G11C8/12 ,  G11C29/83

Abstract: PURPOSE: A redundancy decoder circuit is provided to reduce the power consumption by preventing unnecessary address signals applied to the unused redundancy decoder circuits. CONSTITUTION: A redundancy enable circuit(120) is used for storing the information about an operating state of a redundancy memory cell at a corresponding decoder instead of a defect memory cell. The redundancy enable circuit(120) is formed with fuses(200,202), a PMOS transistor(204) which is turned on/off according to the logic state of a control signal(CSRXYb) which is a chip selection redundancy signal interworked with a chip selection signal, NMOS transistors(206,208), an inverter(210). A precharge circuit(140) includes three PMOS transistors(212,214,216), an NMOS transistor(218) , and a NAND gate(252). The precharge circuit(140) is used for charging a precharge node of an address storage circuit(160) to a high level of a supply voltage. The address storage circuit(160) is formed with a plurality of fuses(220-230), a plurality of NMOS transistors(232-242), and a plurality of inversion elements(244-248).

Abstract translation: 目的：提供冗余解码器电路，通过防止不必要的地址信号施加到未使用的冗余解码器电路来降低功耗。 构成：冗余使能电路（120）用于存储关于相应解码器而不是缺陷存储器单元的冗余存储单元的操作状态的信息。 冗余使能电路（120）由熔丝（200,202），PMOS晶体管（204）构成，PMOS晶体管（204）根据与芯片相互配合的芯片选择冗余信号的控制信号（CSRXYb）的逻辑状态而导通/截止 选择信号，NMOS晶体管（206,208），反相器（210）。 预充电电路（140）包括三个PMOS晶体管（212,214,216），NMOS晶体管（218）和与非门（252）。 预充电电路（140）用于将地址存储电路（160）的预充电节点充电到高电平电平。 地址存储电路（160）形成有多个熔丝（220-230），多个NMOS晶体管（232-242）和多个反转元件（244-248）。