-
公开(公告)号：KR102045249B1
公开(公告)日：2019-11-15
申请号：KR1020130005726
申请日：2013-01-18
Applicant: 삼성전자주식회사
IPC: H01L27/115 , H01L21/8247
-
公开(公告)号：KR102000622B1
公开(公告)日：2019-07-16
申请号：KR1020130005403
申请日：2013-01-17
Applicant: 삼성전자주식회사
IPC: H01L27/115 , H01L21/8247
-
公开(公告)号：KR101892245B1
公开(公告)日：2018-08-29
申请号：KR1020110106016
申请日：2011-10-17
Applicant: 삼성전자주식회사
IPC: H01L27/115 , H01L21/8247
CPC classification number: H01L29/7827 , H01L27/1157 , H01L27/11582
Abstract: 3차원반도체기억소자를제공한다. 이소자에따르면, 반도체기판상의게이트구조체가교대로그리고반복적으로적층된게이트패턴들및 절연패턴들을포함하고, 수직형활성패턴이게이트구조체를관통한다. 게이트유전막이수직형활성패턴의측벽및 각게이트패턴사이에개재된다. 반도체패턴이게이트구조체상에배치되고, 수직형활성패턴과연결된다. 스트링드레인영역이반도체패턴의일부내에형성되고, 수직형활성패턴으로부터이격된다.
-
公开(公告)号：KR1020170061247A
公开(公告)日：2017-06-05
申请号：KR1020150165849
申请日：2015-11-25
Applicant: 삼성전자주식회사
IPC: H01L27/115 , H01L21/76 , H01L21/78
CPC classification number: H01L23/562 , H01L23/5226 , H01L23/5283 , H01L23/544 , H01L27/11524 , H01L27/11556 , H01L27/1157 , H01L27/11582 , H01L28/00 , H01L2223/5446
Abstract: 3차원반도체장치가제공된다. 3차원반도체장치는칩 영역및 스크라이브라인영역을포함하는기판; 상기칩 영역의상기기판상에 3차원적으로배열된메모리셀들을포함하는셀 어레이구조체; 상기스크라이브라인영역의상기기판상에배치되며, 수직적으로번갈아적층된제 1 막들및 제 2 막들을포함하는적층구조체; 및상기기판의상부면에대해수직하며, 상기적층구조체를관통하는복수개의수직구조체들을포함한다.
Abstract translation: 提供三维半导体器件。 三维半导体器件包括：包括芯片区域和划线区域的衬底; 单元阵列结构，包括在芯片区域的衬底上三维排列的存储单元; 设置在上部设备板上的划线区域上并且包括垂直交替堆叠的第一和第二膜的层压结构; 以及垂直于基板的上表面且穿过层压结构的多个垂直结构。
-
公开(公告)号：KR1020170054855A
公开(公告)日：2017-05-18
申请号：KR1020150157520
申请日：2015-11-10
Applicant: 삼성전자주식회사
IPC: H01L27/115
Abstract: 3차원반도체메모리소자및 그의형성방법이제공된다. 상기 3차원반도체메모리소자는기판상에위치하는제 1 게이트패턴; 상기제 1 게이트패턴의상부면상에위치하는제 2 게이트패턴; 상기제 1 게이트패턴의측면상에위치하고, 상기제 1 게이트패턴의상부면과상기제 2 게이트패턴의하부면사이로연장하는제 1 배리어패턴; 상기제 1 배리어패턴의측면상에위치하는제 1 유전패턴; 상기제 2 게이트패턴의측면상에위치하고, 상기제 1 배리어패턴의상부면과상기제 2 게이트패턴의하부면사이로연장하는제 2 배리어패턴; 및상기제 2 배리어패턴의측면상에위치하고, 상기제 1 배리어패턴의상부면과상기제 2 배리어패턴의하부면사이로연장하는제 2 유전패턴을포함한다. 상기제 2 유전패턴은상기제 1 유전패턴의상부면상으로연장한다.
Abstract translation: 提供了一种三维半导体存储器件及其形成方法。 该三维半导体存储器件包括位于衬底上的第一栅极图案; 位于第一栅极图案的上表面上的第二栅极图案; 第一阻挡图案，位于第一栅极图案的一侧并且在第一栅极图案的顶表面和第二栅极图案的底表面之间延伸; 定位在第一阻挡图案的一侧上的第一电介质图案; 第二阻挡图案，位于第二栅极图案的一侧并且在第一阻挡图案的上表面和第二栅极图案的下表面之间延伸; 以及第二电介质图案，位于第二阻挡图案的一侧并且在第一阻挡图案的上表面和第二阻挡图案的下表面之间延伸。 第二电介质图案在第一电介质图案的上表面上延伸。
-
Patent Agency Ranking
公开(公告)号：KR1020170018996A
公开(公告)日：2017-02-21
申请号：KR1020150112377
申请日：2015-08-10
Applicant: 삼성전자주식회사
IPC: H01L27/115
CPC classification number: H01L27/11582 , H01L27/11565 , H01L27/1157 , H01L27/11573
Abstract: 본발명의실시예에따른반도체장치는, 기판상에수직하게적층되는게이트전극들을포함하는게이트적층물, 게이트적층물을관통하여기판에수직하게연장되며, 채널영역이배치되는채널홀들, 채널홀들중 일부의상단에배치되며제1 도전형불순물을포함하는제1 채널패드들, 및채널홀들중 일부의상단에배치되며제2 도전형불순물을포함하는제2 채널패드들을포함한다.
Abstract translation: 半导体器件包括栅极堆叠，其包括垂直堆叠在衬底上的栅电极。 通道孔穿过栅极堆叠，以垂直于衬底延伸。 每个通道孔包括通道区域。 第一通道焊盘各自设置在与衬底相对的相应通道孔的端部。 每个第一通道焊盘包括至少一种第一导电型杂质。 第二通道焊盘各自设置在与衬底相对的相应通道孔的端部。 每个第二通道焊盘包括至少一种第二导电型杂质。
-
公开(公告)号：KR1020160046954A
公开(公告)日：2016-05-02
申请号：KR1020140141719
申请日：2014-10-20
Applicant: 삼성전자주식회사
CPC classification number: G11C16/16 , G11C11/5635 , G11C16/3445
Abstract: 본발명의실시예에따른복수의소거루프들을순차적으로수행하여복수의메모리블록들중 적어도하나의메모리블록을소거하는불휘발성메모리장치의동작방법은복수의소거루프들중 적어도하나의소거루프를수행하는단계; 적어도하나의소거루프가수행된이후에적어도하나의메모리블록을포스트-프로그램하는단계; 및복수의소거루프들중 나머지소거루프들을수행하는단계를포함하되, 나머지소거루프들각각이수행될때, 포스트-프로그램이수행되지않는동작방법.
Abstract translation: 根据本发明的实施例，一种操作非易失性存储器件以消除存储块中的至少一个的方法，包括执行消除循环中的至少一个的步骤; 在执行所述至少一个消除循环之后对至少一个存储块进行后编程的步骤; 以及在消除循环中执行其他操作的步骤。 当执行每个其它消除循环时，不执行后程序。 因此，可以提高非易失性存储器件的可靠性。
-
公开(公告)号：KR1020140093070A
公开(公告)日：2014-07-25
申请号：KR1020130005403
申请日：2013-01-17
Applicant: 삼성전자주식회사
IPC: H01L27/115 , H01L21/8247
CPC classification number: H01L27/1157 , H01L27/11575 , H01L27/11582 , H01L2924/0002 , H01L21/823475 , H01L21/823487 , H01L27/0688 , H01L27/11578 , H01L29/7926 , H01L2924/00
Abstract: The present invention relates to a semiconductor memory device and a method of fabricating the same. The semiconductor memory device according to one embodiment of the present invention includes first and second conductive lines which are extended in a first direction; an interlayer dielectric which covers the first and the second conductive lines; and a first connection structure which electrically connects the end parts of the first and the second conductive lines. According to the embodiment of the present invention, the first connection structure is a first connection plate.
Abstract translation: 半导体存储器件及其制造方法技术领域本发明涉及一种半导体存储器件及其制造方法。 根据本发明的一个实施例的半导体存储器件包括沿第一方向延伸的第一和第二导线; 覆盖第一和第二导线的层间电介质; 以及电连接第一和第二导线的端部的第一连接结构。 根据本发明的实施例，第一连接结构是第一连接板。
-
公开(公告)号：KR1020170120251A
公开(公告)日：2017-10-31
申请号：KR1020160048262
申请日：2016-04-20
Applicant: 삼성전자주식회사
IPC: H01L27/115
CPC classification number: H01L27/11582 , H01L23/5283 , H01L27/11565 , H01L27/1157
Abstract: 반도체소자및 그형성방법을제공한다. 이반도체소자는기판상에차례로적층된층간지지패턴들, 상기기판상에차례로적층된수평도전성패턴들, 및상기층간지지패턴들사이에배치되면서상기수평도전성패턴들사이로연장되고상기기판의표면에평행한층간절연층을포함한다. 상기층간절연층은상기층간지지패턴들과접촉한다. 상기기판상에수직한방향으로연장되는도전성구조체가배치된다. 상기수평도전성패턴들및 상기층간절연층을관통하는수직구조체들이배치된다.
Abstract translation: 提供了一种半导体器件及其形成方法。 而被设置在所述依次淀积的层支撑所述衬底上的图案之间伊凡导体元件，水平导电图案顺序地堆叠在衬底上，以及层间支撑图案和所述基板的表面上的所述水平导电图案之间延伸 和一个平行的层间绝缘层。 层间绝缘层与层间支撑图案接触。 在一个垂直方向上延伸的导电结构设置在衬底上。 穿过水平导电图案和层间绝缘层的垂直结构被设置。
-
公开(公告)号：KR1020170054651A
公开(公告)日：2017-05-18
申请号：KR1020150157066
申请日：2015-11-10
Applicant: 삼성전자주식회사
IPC: H01L27/115
CPC classification number: H01L27/1157 , H01L23/5226 , H01L23/528 , H01L27/11565 , H01L27/11582
Abstract: 수직형메모리장치는기판상면에수직한제1 방향으로연장된채널, 상기기판상면으로부터상기제1 방향으로연장되며상기채널보다큰 폭을갖는더미(dummy) 채널, 상기기판상에상기제1 방향을따라서로이격된복수개의층들에각각형성되어상기채널및 상기더미채널의외측벽들을둘러싸는복수개의게이트전극들, 및상기복수개의게이트전극들중에서최하층에형성된제1 게이트전극과상기기판상면사이에형성된지지패턴을포함할수 있으며, 상기채널및 상기더미채널은상기제1 게이트전극과상기기판사이에서서로접촉하여연결될수 있다.
Abstract translation: 垂直存储器件包括在垂直于衬底的上表面的第一方向上延伸的沟道，从衬底的上表面沿第一方向延伸且宽度大于沟道的虚拟沟道， 多个栅电极，形成在彼此间隔开的多个层上以包围沟道和虚设沟道的外壁，多个栅电极形成在形成在最下层上的第一栅电极和衬底的上表面之间， 并且沟道和虚拟沟道可以在第一栅电极和衬底之间彼此接触地彼此连接。
-
-
-
-
-
-
-
-
-
Search Results
36
records
(took 0.029 seconds)
