公开(公告)号：KR102118159B1

公开(公告)日：2020-06-03

申请号：KR1020140060421

申请日：2014-05-20

Applicant: 삼성전자주식회사

Inventor： 박진택 ,  허성회 ,  유장현

IPC: H01L29/78 ,  H01L21/336

公开(公告)号：KR1020160139119A

公开(公告)日：2016-12-07

申请号：KR1020150073117

申请日：2015-05-26

Applicant: 삼성전자주식회사

Inventor： 김남빈 ,  강대웅 ,  김대신 ,  설광수 ,  손호민 ,  이창섭 ,  임승현 ,  허성회

IPC: H01L27/115

CPC classification number: H01L27/11582 ,  H01L27/1157

Abstract: 본발명의반도체장치에관한것으로, 기판, 상기기판상에수직적으로적층된게이트전극들, 상기게이트전극들사이의절연패턴들, 상기게이트전극들과상기절연패턴들을관통하여상기기판과전기적으로연결되는활성기둥및 상기게이트전극들과상기활성기둥사이, 및상기절연패턴들과상기활성기둥사이에개재되는정보저장패턴을포함하고, 상기게이트전극들은, 상기정보저장패턴과상기절연패턴들사이에연장되는에지부들(edge portions)을포함하는반도체장치가제공된다.

Abstract translation: 本发明提供一种半导体器件，包括基板，垂直堆叠在基板上的栅电极，栅电极之间的绝缘图案，设置成穿过栅电极的活性柱和绝缘图案，并与基板电耦合，以及存储图案， 栅电极和有源支柱以及绝缘图案和有源支柱之间。 栅电极包括在存储器图案和绝缘图案之间延伸的边缘部分。

公开(公告)号：KR101624975B1

公开(公告)日：2016-05-30

申请号：KR1020090110975

申请日：2009-11-17

Applicant: 삼성전자주식회사

Inventor： 심선일 ,  허성회 ,  김한수 ,  장재훈 ,  조후성

IPC: H01L21/336 ,  H01L29/78

CPC classification number: H01L21/02365 ,  H01L21/02697 ,  H01L27/11565 ,  H01L27/11575 ,  H01L27/11578 ,  H01L27/11582

Abstract: 3차원반도체기억소자를제공한다. 3차원기억소자는한 쌍의부 셀영역들과, 상기한 쌍의부 셀영역들사이에개재된스트래핑영역을포함하는셀 어레이영역을갖는기판을포함한다. 각부 셀영역내에차례로적층된부 게이트들이배치되고, 배선들이스트래핑영역내로연장된부 게이트들의연장부들과각각전기적으로접속된다. 각배선은한 쌍의부 셀영역들내에각각배치되고서로동일한레벨에위치한한 쌍의부 게이트들의연장부들과전기적으로접속된다.

公开(公告)号：KR101539404B1

公开(公告)日：2015-07-27

申请号：KR1020100001757

申请日：2010-01-08

Applicant: 삼성전자주식회사

Inventor： 이재덕 ,  파이루신알버트 ,  조병규 ,  최정달 ,  허성회 ,  설광수 ,  이도현

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L29/42336 ,  H01L27/11521 ,  H01L29/42324 ,  H01L29/4234 ,  H01L29/42352 ,  H01L29/7881 ,  H01L29/792

Abstract: 비휘발성기억소자및 그제조방법을제공한다. 기판상에터널절연패턴이제공되고, 터널절연패턴상에플로팅게이트가제공되고, 플로팅게이트상에전하트랩사이트를갖는플로팅게이트캡이제공되고, 플로팅게이트캡 상에게이트절연패턴이제공되고, 게이트절연패턴상에컨트롤게이트가제공된다.

公开(公告)号：KR101502584B1

公开(公告)日：2015-03-17

申请号：KR1020080101607

申请日：2008-10-16

Applicant: 삼성전자주식회사

Inventor： 심선일 ,  허성회 ,  장영관 ,  김진호 ,  이수연 ,  문희창

IPC: H01L21/8247 ,  H01L27/115

CPC classification number: G11C5/02 ,  G11C5/063 ,  G11C8/14 ,  G11C16/0483 ,  H01L27/11551 ,  H01L27/11556 ,  H01L27/11578

Abstract: 3차원 구조의 비휘발성 메모리 장치가 제공된다. 비휘발성 메모리 장치는 제 1 워드 라인들이 적층된 제 1 워드 라인 스택들, 제 1 워드 라인들과 평행한 제 2 워드 라인들이 적층된 제 2 워드 라인 스택들, 제 1 워드 라인들을 연결하는 제 1 연결 라인들 및 제 2 워드 라인들을 연결하는 제 2 연결 라인들을 포함하되, 제 1 연결 라인들 각각은, 동일층에 위치하는 제 1 워드 라인들을 연결하고, 제 2 연결 라인들 각각은, 동일층에 위치하는 제 2 워드 라인들을 연결하며, 한 쌍의 제 1 워드 라인 스택들 사이에는, 적어도 하나의 제 2 워드 라인 스택이 배치된다.
3차원, 워드 라인, 핑거 구조

公开(公告)号：KR1020110133323A

公开(公告)日：2011-12-12

申请号：KR1020100052986

申请日：2010-06-04

Applicant: 삼성전자주식회사

Inventor： 이창현 ,  허성회 ,  윤종인

IPC: G11C16/34 ,  G11C16/30 ,  G11C16/24

CPC classification number: G11C16/34 ,  G11C16/24 ,  G11C16/30

Abstract: PURPOSE: A nonvolatile memory device, a programming method thereof, and a memory system including the same are provided to reduce a leakage due to difference between a channel voltage and a bit line voltage by applying a positive voltage to a selection bit line in a program operation. CONSTITUTION: A first positive voltage is applied to a selection bit line(S110). A second positive voltage is applied to an unselected bit line(S120). A third positive voltage is applied to the selected string selection line. A fourth positive voltage is applied to the unselected string selection line. A program operation voltage is applied to word lines(S130).

Abstract translation: 目的：提供非易失性存储器件及其编程方法以及包括该非易失性存储器件的存储器系统，以通过向程序中的选择位线施加正电压来减少由于沟道电压和位线电压之间的差异引起的泄漏 操作。 构成：将第一个正电压施加到选择位线（S110）。 第二个正电压被施加到未选择的位线（S120）。 第三个正电压被施加到所选择的串选择线。 向未选择的串选择线施加第四正电压。 程序工作电压被施加到字线（S130）。

公开(公告)号：KR1020100060274A

公开(公告)日：2010-06-07

申请号：KR1020080118808

申请日：2008-11-27

Applicant: 삼성전자주식회사

Inventor： 최동욱 ,  최정달 ,  이충호 ,  허성회 ,  유민태

IPC: G11C16/04 ,  G11C16/12 ,  G11C16/34

CPC classification number: G11C16/16 ,  G11C16/0483 ,  G11C16/10 ,  G11C16/08 ,  G11C16/12 ,  G11C16/30

Abstract: PURPOSE: A flash memory device and a programming/erasing method thereof are provided to maintain the voltage of a first selection line below the voltage of a bulk region by applying a low voltage to the first selection line among the first voltage and the voltage level of the bulk region. CONSTITUTION: Memory cell transistors are positioned on a bulk region(120). Normal word lines are respectively connected to gates of the memory cell transistors. A first dummy cell transistor(TD1) is connected to the memory cell transistor. The first dummy word line is connected to the gate of the first dummy cell transistor. A first selection transistor(TSS) is connected to the first dummy cell transistor. The first selection line is connected to the gate of the first selection transistor. A voltage controller(150) applies the low voltage among the first voltage and the voltage level of the bulk region to the first selection line.

Abstract translation: 目的：提供一种闪速存储器件及其编程/擦除方法，通过在第一电压和第一选择线的第一电压和电压电平之间施加低电压至第一选择线，将第一选择线的电压维持在体区的电压以下 批量区域。 构成：存储器单元晶体管位于体区（120）上。 正常字线分别连接到存储单元晶体管的栅极。 第一虚设单元晶体管（TD1）连接到存储单元晶体管。 第一虚拟字线连接到第一虚拟单元晶体管的栅极。 第一选择晶体管（TSS）连接到第一虚设单元晶体管。 第一选择线连接到第一选择晶体管的栅极。 电压控制器（150）将第一电压和体区域的电压电平之间的低电压施加到第一选择线。

公开(公告)号：KR1020100002832A

公开(公告)日：2010-01-07

申请号：KR1020080062870

申请日：2008-06-30

Applicant: 삼성전자주식회사

Inventor： 성석강 ,  최정달 ,  이충호 ,  허성회

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L21/823493 ,  H01L21/823456 ,  H01L27/11568 ,  H01L27/11573 ,  H01L29/792 ,  H01L21/28282

Abstract: PURPOSE: A non volatile memory device and a method of fabricating the same are provided to simplify a process by using a substrate with high impurity concentration and low non-resistance. CONSTITUTION: In a non volatile memory device and a method of fabricating the same, a second conductive type substrate comprises a plurality of wells having the first conductivity type. A plurality of memory cells are formed on one among a plurality of wells. A peripheral circuit comprises at least one first transistor and at least one second transistor. The first transistor is formed on the substrate(100) and has the first conductivity type. The second transistor is formed on the other one among a plurality of wells and has the second conductive type.

Abstract translation: 目的：提供非易失性存储器件及其制造方法，以通过使用具有高杂质浓度和低非电阻的衬底来简化工艺。 构成：在非易失性存储器件及其制造方法中，第二导电型衬底包括具有第一导电类型的多个阱。 在多个孔中的一个上形成多个存储单元。 外围电路包括至少一个第一晶体管和至少一个第二晶体管。 第一晶体管形成在衬底（100）上并且具有第一导电类型。 第二晶体管形成在多个阱中的另一个阱中，并且具有第二导电类型。

公开(公告)号：KR1020070033800A

公开(公告)日：2007-03-27

申请号：KR1020050088335

申请日：2005-09-22

Applicant: 삼성전자주식회사

Inventor： 허성회 ,  박영민 ,  송상빈 ,  박민철 ,  이지훤 ,  이수연 ,  유장민

IPC: H01L29/78

CPC classification number: H01L29/7887 ,  H01L27/105 ,  H01L27/115 ,  H01L27/11526 ,  H01L27/11529 ,  H01L29/42344

Abstract: High-voltage MOS transistors with a floated drain-side auxiliary gate are provided. The high-voltage MOS transistors include a source region and a drain region provided in a semiconductor substrate. A main gate electrode is disposed over the semiconductor substrate between the drain region and the source region. A lower drain-side auxiliary gate and an upper drain-side auxiliary gate are sequentially stacked over the semiconductor substrate between the main gate electrode and the drain region. The lower drain-side auxiliary gate is electrically insulated from the semiconductor substrate, the main gate electrode and the upper drain-side auxiliary gate. Methods of fabricating the high-voltage MOS transistors are also provided.

Abstract translation: 提供具有浮动的漏极侧辅助栅极的高压MOS晶体管。 高压MOS晶体管包括设置在半导体衬底中的源极区域和漏极区域。 主栅极布置在漏极区和源极区之间的半导体衬底上。 在主栅电极和漏区之间的半导体衬底上顺序地堆叠下漏极侧辅助栅极和上漏极侧辅助栅极。 下漏极侧辅助栅极与半导体衬底，主栅极电极和上漏极侧辅助栅极电绝缘。 还提供了制造高压MOS晶体管的方法。

公开(公告)号：KR100672939B1

公开(公告)日：2007-01-24

申请号：KR1020040059811

申请日：2004-07-29

Applicant: 삼성전자주식회사

Inventor： 박진택 ,  최정달 ,  허성회 ,  이준희

IPC: H01L27/115

CPC classification number: H01L27/11526 ,  H01L27/0629 ,  H01L27/105 ,  H01L27/115 ,  H01L27/11529 ,  H01L27/11531 ,  H01L28/20

Abstract: 본 발명은 저항 소자를 구비하는 반도체 소자 및 그 형성 방법을 제공한다. 본 발명에 따르면, 어레이 영역의 셀 게이트 패턴을 형성한 후에 새로운 도전막으로 저항영역에 저항 소자를 형성한다. 이로써, 셀 게이트 패턴을 이루는 게이트 막의 특성에 구속되지 않고 저항값 조절이 용이하며, 균일한 면저항값을 얻을 수 있으며 칩의 면적을 최소화할 수 있다.
저항 소자, 비휘발성 메모리 소자