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公开(公告)号：KR101965709B1
公开(公告)日：2019-08-14
申请号：KR1020110106460
申请日：2011-10-18
Applicant: 삼성전자주식회사
IPC: H01L27/115 , H01L21/8247
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公开(公告)号：KR1020170043977A
公开(公告)日：2017-04-24
申请号：KR1020150153275
申请日：2015-11-02
Applicant: 삼성전자주식회사
IPC: H01L27/115
Abstract: 본발명의실시형태에따른메모리장치는, 기판의상면에수직하는방향으로연장되는채널영역, 및상기채널영역에인접하도록기판상에적층되는복수의게이트전극층을갖는셀 영역, 및상기셀 영역의주변에배치되는제1 활성영역과상기제1 활성영역보다큰 면적을갖는제2 활성영역, 상기제1 활성영역에연결되는복수의제1 컨택, 및상기제2 활성영역에연결되는복수의제2 컨택을갖는주변회로영역을포함하고, 상기복수의제1 컨택사이의간격은상기제 복수의제2 컨택사이의간격보다작다.
Abstract translation: 根据本发明实施例的存储器件包括：单元区，具有在垂直于衬底的上表面的方向上延伸的沟道区;以及多个栅电极层，堆叠在衬底上以与沟道区相邻， 第二有源区，设置在第一有源区周围并具有比第一有源区更大的面积，多个第一接触耦合到第一有源区，以及多个第二有源区耦合到第二有源区， 2接点，其中所述多个第一接点之间的距离小于所述多个第二接点之间的间距。
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公开(公告)号：KR1020160075232A
公开(公告)日：2016-06-29
申请号：KR1020140184968
申请日：2014-12-19
Applicant: 삼성전자주식회사
IPC: H01L21/027
CPC classification number: H01L27/11565 , H01L21/0337 , H01L21/3086 , H01L27/11519 , H01L27/11524 , H01L27/1157 , H01L29/0653 , H01L21/0274
Abstract: 반도체소자는기판상에형성된복수의라인패턴은연속하여배치되고위치에따라가변적인폭을가지는 4 개의라인패턴을하나의라인반복단위로하여연속하는적어도 2 개의라인반복단위를포함한다. 적어도 2 개의라인반복단위를포함하는복수의라인패턴을형성하기위하여, 피쳐층상에일정한기준피치로반복형성되는복수의기준패턴을형성한다. 복수의기준패턴각각의양 측벽을덮는복수의제1 스페이서를형성한다. 복수의기준패턴을제거하고, 복수의제1 스페이서각각의양 측벽을덮는복수의제2 스페이서를형성한다. 복수의제1 스페이서를제거하고, 복수의제2 스페이서를식각마스크로이용하여피쳐층을식각한다.
Abstract translation: 半导体器件包括：两条或更多条线重复单元，其连续形成在待连续放置的衬底上的多条线图案，并且多条线条图案中的四条线图案根据作为一行重复的位置具有可变宽度 单元。 为了形成包括两个或更多行重复单元的多个线条图案，在特征层上以特定的参考间距重复地形成多个参考图案。 形成多个第一间隔件以覆盖多个参考图案中的每一个的两个侧壁。 去除多个参考图案，并且形成多个第二间隔件以覆盖多个第一间隔件中的每一个的两个侧壁。 去除多个第一间隔物，并且通过使用多个第二间隔物作为蚀刻掩模来蚀刻特征层。 本发明是提供一种半导体器件，其结果是防止由于各种工艺变量引起的缺陷，具有各种宽度的微小图案，其在光刻工艺中超过分辨率极限，并且以一定的重复形式形成 循环，并且提供半导体器件的制造方法，其可以降低光刻工艺的施加频率，防止由于各种工艺变量引起的缺陷，并且同时形成具有超过分辨率极限的各种宽度的微小图案 在光刻工艺中。
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公开(公告)号：KR1020130041628A
公开(公告)日：2013-04-25
申请号：KR1020110106016
申请日：2011-10-17
Applicant: 삼성전자주식회사
IPC: H01L27/115 , H01L21/8247
CPC classification number: H01L29/7827 , H01L27/1157 , H01L27/11582 , H01L27/0688 , H01L29/7926
Abstract: PURPOSE: A 3D semiconductor memory device is provided to improve reliability by arranging a string drain region in a part of a semiconductor pattern and separating the string drain region from a vertical active pattern. CONSTITUTION: A gate structure includes insulation patterns and gate patterns(GSG,CG,SSG) which are alternatively laminated on a semiconductor substrate. A vertical active pattern(VAP) passes through the gate structure. A gate dielectric layer is interposed between the gate pattern and the sidewall of the vertical active pattern. The semiconductor pattern is arranged on the gate structure and is connected to the vertical active pattern. A string drain region(150) is formed in a part of the semiconductor pattern and is separated from the vertical active pattern.
Abstract translation: 目的：提供一种3D半导体存储器件，以通过在半导体图案的一部分中布置串极漏极区域并将串极区域与垂直有源图案分离来提高可靠性。 构成：栅极结构包括交替层压在半导体衬底上的绝缘图案和栅极图案（GSG，CG，SSG）。 垂直有源图案（VAP）通过栅极结构。 在栅极图案和垂直有源图案的侧壁之间插入栅极电介质层。 半导体图形被布置在栅极结构上并连接到垂直有源图案。 在半导体图案的一部分中形成串联漏极区（150），并与垂直有源图案分离。
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公开(公告)号：KR101855324B1
公开(公告)日：2018-05-09
申请号：KR1020110042706
申请日：2011-05-04
Applicant: 삼성전자주식회사
IPC: H01L27/115 , H01L21/8247
CPC classification number: H01L27/11582 , H01L27/1157 , H01L27/11573 , H01L27/11575
Abstract: 3차원반도체기억소자및 그제조방법을제공한다. 이소자는, 기판상에교대로그리고반복적으로적층된전극들및 절연패턴들을포함하고일 방향으로연장된전극구조체및 전극구조체를관통하는수직형활성패턴들을포함한다. 전극구조체의전극들중에서적어도최상위전극은, 일방향을따라배열된복수의세그먼트들(segments)로분할된다. 최상위전극의분할된세그먼트들은전기적으로접속된다.
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Patent Agency Ranking
公开(公告)号：KR1020170030357A
公开(公告)日：2017-03-17
申请号：KR1020150127841
申请日：2015-09-09
Applicant: 삼성전자주식회사
IPC: H01L27/115
CPC classification number: H01L27/1157 , H01L27/11582
Abstract: 반도체소자는, 기판상면에수직한제1 방향으로연장되는반도체패턴과, 상기반도체패턴상에상기반도체패턴과상기제1 방향으로이격되도록구비되는채널패턴과, 상기반도체패턴및 채널패턴사이에서상기반도체패턴및 채널패턴을전기적으로연결시키는연결구조물과, 상기반도체패턴을둘러싸면서상기기판상면에평행한제2 방향을따라연장되는제1 게이트와, 상기채널패턴을둘러싸면서상기제2 방향을따라연장되는복수의제2 게이트들및 상기채널패턴및 제2 게이트사이에구비되고, 터널절연막패턴, 전하저장막패턴및 블로킹패턴을포함하는정보저장구조물을포함한다. 상기연결구조물에의해상기채널패턴및 반도체패턴이전기적으로연결될수 있다.
Abstract translation: 一种半导体器件包括：半导体图案，在垂直于衬底的上表面的第一方向上延伸;沟道图案，形成在半导体图案上以沿着第一方向与半导体图案间隔开; 连接结构，用于电连接所述半导体图案和所述沟道图案;第一栅极，围绕所述半导体图案并且沿平行于所述衬底的所述顶表面的第二方向延伸; 以及信息存储结构，设置在沟道图案和第二栅极之间并且包括隧道绝缘膜图案，电荷存储膜图案和阻挡图案。 沟道图案和半导体图案可以通过连接结构电连接。
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公开(公告)号：KR1020160075077A
公开(公告)日：2016-06-29
申请号：KR1020140184594
申请日：2014-12-19
Applicant: 삼성전자주식회사
IPC: H01L27/115
CPC classification number: H01L27/11582 , H01L27/11573 , H01L27/11575 , H01L27/11521
Abstract: 반도체소자는셀 어레이영역및 계단영역을포함한다. 상기셀 어레이영역내에셀 게이트도전성패턴이배치된다. 상기셀 게이트도전성패턴은상기계단영역으로연장된다. 상기셀 어레이영역내에셀 수직구조체가배치된다. 상기셀 수직구조체는상기셀 게이트도전성패턴을관통한다. 상기계단영역내의상기셀 게이트도전성패턴상에셀 게이트콘택구조체가배치된다. 상기셀 게이트도전성패턴내에셀 게이트콘택영역이배치된다. 상기셀 게이트콘택영역은상기셀 콘택구조체와정렬된다. 상기셀 게이트도전성패턴과이격된제1 주변콘택구조체가배치된다. 상기제1 주변콘택구조체와이격된제2 주변콘택구조체가배치된다. 상기제1 주변콘택구조체하부에제1 주변콘택영역이배치된다. 상기제2 주변콘택구조체하부에제2 주변콘택영역이배치된다. 상기셀 게이트콘택영역은제1 원소를포함하고, 상기셀 게이트도전성패턴은상기제1 원소를포함하지않는다.
Abstract translation: 本发明提供能够提高集成度并简化处理的半导体器件。 半导体器件包括单元阵列区域和逐步区域。 导电单元栅极图案被放置在单元阵列区域内。 导电单元栅极图案延伸到逐步区域。 垂直单元结构放置在单元阵列区域内。 垂直单元结构穿过导电单元栅极图案。 电池栅极接触结构被放置在阶梯状区域内的导体单元栅极图案上。 电池栅极接触区域被放置在导电单元栅极图案内。 电池栅极接触区域与电池接触结构对准。 将第一周围接触结构放置在远离导电单元栅极图案的位置。 第二周围接触结构远离第一周围接触结构放置。 围绕接触区域的第一个周围放置在第一周围接触结构的下方。 第二周围接触区域放置在第二周围接触结构的下方。 单元栅极接触区域包括第一元件，而导电单元栅极图案不包括第一元件。
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公开(公告)号：KR1020160069903A
公开(公告)日：2016-06-17
申请号：KR1020140176089
申请日：2014-12-09
Applicant: 삼성전자주식회사
IPC: H01L27/115
CPC classification number: H01L27/11582 , H01L23/5226 , H01L23/528 , H01L27/11573 , H01L2924/0002 , H01L2924/00 , H01L27/11526 , H01L27/11521
Abstract: 반도체소자는반도체기판상에배치되며개구부를갖는반도체패턴을포함한다. 상기반도체패턴은제1 도전형을갖는제1 불순물영역및 상기제1 도전형과다른제2 도전형을갖는제2 불순물영역을포함한다. 상기반도체기판과상기반도체패턴사이에주변트랜지스터가배치된다. 상기반도체기판과상기반도체패턴사이에제1 주변배선구조체가배치된다. 상기제1 주변배선구조체는상기주변트랜지스터와전기적으로연결된다. 상기반도체패턴상에셀 게이트도전성패턴들이배치된다. 상기셀 게이트도전성패턴들을관통하며상기반도체패턴과연결되는셀 수직구조체들이배치된다. 상기셀 수직구조체들상에셀 비트라인콘택플러그들이배치된다. 상기셀 비트라인콘택플러그들상에배치되는비트라인이배치된다. 상기비트라인과상기제1 주변배선구조체사이에주변비트라인콘택구조체가배치된다. 상기주변비트라인콘택구조체는상기반도체패턴의상기개구부를지난다.
Abstract translation: 半导体器件包括设置在半导体衬底上并具有开口的半导体图案。 半导体图案包括第一导电类型的第一杂质区域和不同于第一导电类型的第二导电类型的第二杂质区域。 外围晶体管设置在半导体衬底和半导体图案之间。 第一外围配线结构设置在半导体衬底和半导体图案之间。 第一外围配线结构电连接到外围晶体管。 单元栅极导电图案设置在半导体图案上。 设置通过要连接到半导体图案的单元栅极导电图案的单元垂直结构。 单元位线接触插头设置在电池垂直结构上。 位线被布置在单元位线接触插头上。 周边位线接触结构设置在位线和第一外围布线结构之间。 外围位线接触结构通过半导体图案的开口。
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公开(公告)号：KR1020160066898A
公开(公告)日：2016-06-13
申请号：KR1020140172283
申请日：2014-12-03
Applicant: 삼성전자주식회사
IPC: H01L27/115
CPC classification number: H01L23/528 , H01L23/3192 , H01L23/552 , H01L27/0688 , H01L27/11573 , H01L27/11582 , H01L2924/0002 , H01L2924/00 , H01L27/11509 , H01L27/11512
Abstract: 반도체소자는반도체기판상에배치되는셀 반도체패턴을포함한다. 상기반도체기판상에반도체더미패턴이배치된다. 상기반도체더미패턴은상기셀 반도체패턴과동일평면에배치된다. 상기반도체기판과상기셀 반도체패턴사이에주변회로가배치된다. 상기반도체기판과상기셀 반도체패턴사이에주변배선구조체가배치된다. 상기주변배선구조체는상기주변회로와전기적으로연결되고상기셀 반도체패턴외측으로연장된다. 상기반도체기판과상기셀 반도체패턴사이에내측더미구조체가배치된다. 상기내측더미구조체의일부는상기주변배선구조체의일부와동일평면에배치된다. 상기반도체기판상에상기셀 반도체패턴과중첩하지않는외측더미구조체가배치된다. 상기외측더미구조체의일부는상기주변배선구조체의일부와동일평면에배치된다. 상기셀 반도체패턴상에셀 어레이영역이배치된다. 상기셀 반도체패턴과상기반도체기판사이에도전성차폐패턴이배치된다. 상기도전성차폐패턴은상기주변회로및 상기주변배선구조체상에배치된다.
Abstract translation: 本发明涉及包括布置在半导体衬底上的单元半导体图案的半导体器件。 在半导体衬底上布置半导体虚拟图案。 半导体虚拟图案被布置在与单元半导体图案相同的表面上。 此外，在半导体衬底和单元半导体图案之间设置外围电路。 此外，在半导体衬底和电池半导体图案之间布置外围配线结构。 外围配线结构电连接到外围电路并朝向电池半导体图案的外部延伸。 同时，在半导体衬底和单元半导体图案之间布置有内部虚设结构。 内部虚拟结构的一部分布置在与外围布线结构相同的表面上。 在半导体基板上配置与电池半导体图案不重叠的外部虚设结构。 外部虚拟结构的一部分布置在与外围布线结构相同的表面上。 同时，在单元半导体图案上布置了单元阵列区域。 在电池半导体图案和半导体衬底之间布置有电导屏蔽图案，而导电屏蔽图案设置在外围电路和外围布线结构上。 本发明的目的是提供能够提高集成度的半导体器件。
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公开(公告)号：KR1020160004070A
公开(公告)日：2016-01-12
申请号：KR1020140082467
申请日：2014-07-02
Applicant: 삼성전자주식회사
Inventor： 윤장근
IPC: H01L21/8247 , H01L21/31
Abstract: 기판상에교대로적층된층간절연층들및 층간희생층들을포함하는몰드스택을형성하고, 상기몰드스택을수직으로커팅하여상기층간절연층들및 상기층간희생층들의측면들을노출하는분리트렌치를형성하고, 상기분리트렌치의내벽상에수직희생층을형성하고, 상기수직희생층상에상기분리트렌치를채우는분리절연물을형성하고, 식각공정을수행하여상기층간희생층들중 최상위에위치한하나의측면을노출하도록상기수직희생층의상부를부분적으로제거하고, 및상기층간희생층의상기노출된측면을부분적으로제거하고, 및상기식각공정을더 수행하여상기적층된층간희생층들의측면들을위로부터아래쪽으로순차적으로노출하고및 노출된층간희생층들의측면들을부분적으로제거하는것을포함하는계단형패드구조를형성하는방법이설명된다.
Abstract translation: 一种台阶式垫结构的制造方法，其特征在于，具备：层叠绝缘层和交替层叠在基板上的层间牺牲层的模具叠层体; 形成通过垂直切割所述模具叠层而露出所述层间绝缘层和所述层间牺牲层的侧面的分离槽; 在分离槽的内壁上形成垂直牺牲层; 形成填充所述垂直牺牲层上的分离槽的分离绝缘材料; 通过执行蚀刻工艺部分地去除垂直牺牲层的上部以暴露位于层间牺牲层的最上层的一侧，并且部分地去除层间牺牲层的暴露侧; 并且通过进一步执行蚀刻工艺并且部分地去除暴露的层间牺牲层的侧面，从顶部到底部顺序地暴露层叠的层间牺牲层的侧面。
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