公开(公告)号：KR1020040008457A

公开(公告)日：2004-01-31

申请号：KR1020020042095

申请日：2002-07-18

Applicant: 삼성전자주식회사

Inventor： 김성주 ,  한황규 ,  서도현 ,  이재필

IPC: H01L21/027

Abstract: PURPOSE: A reticle case for storing a reticle is provided to be capable of attaching a reticle name number part or a reticle bar code to the reticle case without the contamination of the reticle. CONSTITUTION: A reticle case(100) is provided with a reticle storing part(50), and a cover(60) hinge-connected with the reticle storing part for covering the upper portion and one lateral portion of the reticle storing part. The reticle case further includes a name number insertion part(70) connected with one lateral portion of the cover. Preferably, the name number insertion part is made of predetermined material capable of transmitting light. Preferably, the name number insertion part includes the first plate having a plurality of connecting holes and the second plate having a concave portion.

Abstract translation: 目的：提供一种用于存储掩模版的掩模版壳体，以能够将掩模版名称部分或标线条条码附着到掩模版壳体上而不会污染掩模版。 构造：掩模版壳体（100）设置有掩模版存储部（50）和与掩模版存放部铰接的盖（60），用于覆盖掩模版存储部的上部和侧部。 标线罩壳体还包括与盖的一个侧部连接的名称插入部（70）。 优选地，名称插入部由能够透光的预定材料制成。 优选地，名称插入部分包括具有多个连接孔的第一板，并且第二板具有凹部。

公开(公告)号：KR1019990053456A

公开(公告)日：1999-07-15

申请号：KR1019970073082

申请日：1997-12-24

Applicant: 삼성전자주식회사

Inventor： 이충호 ,  이재필 ,  김보성 ,  심명섭

IPC: H01L21/28

Abstract: 본 발명에 의한 반도체장치 및 그 제조방법은 하층인 다결정실리콘층과 상층인 실리사이드층으로 각각 이루어진 제 1 도전라인과 제 2 도전라인을 콘택시키기 위한 제 1 콘택홀을 형성하되 상기 제 2 도전라인과 반도체기판의 표면을 콘택시키는 제 3 콘택홀 및 제 5 콘택홀을 완전히 완전히 형성하지 않고 요홈부의 형태로 형성한다. 이후, 상기 제 1 도전라인의 실리사이드층에만 불순물을 이온주입하고 나서 별도의 사진공정을 추가하지 않고 단지 식각공정만으로 상기 제 3 콘택홀 및 제 5 콘택홀을 형성한다.
따라서, 본 발명은 상기 제 1 도전라인의 실리사이드층만을 불순물 이온주입하여 상기 제 1 도전라인과 제 2 도전라인의 콘택저항 증가을 억제하고 아울러 상기 제 2 도전라인의 다결정실리콘층의 불순물 농도를 증가시키지 않아 상기 제 3 콘택홀 및 제 5 콘택홀 내의 상기 다결정실리콘층에 의한 반도체기판의 기 형성된 PN 접합의 체적 증대를 방지할 수 있다.

公开(公告)号：KR1019990047848A

公开(公告)日：1999-07-05

申请号：KR1019970066388

申请日：1997-12-05

Applicant: 삼성전자주식회사

Inventor： 김보성 ,  심명섭 ,  이재필 ,  이충호

IPC: H01L21/28

Abstract: 폴리실리콘과 실리사이드 막으로 형성된 제1 도전체 라인과 폴리실리콘과 실리사이드 막으로 형성된 제 2도전체 라인을 접촉창내에서 연결하기 위한 공정을 진행시 제1,2 도전체 라인간의 접촉저항을 감소시키기 위한 개선된 콘택 제조방법이 개시된다. 개시된 반도체 소자의 콘택 형성방법은, 제2 도전체 라인의 일부를 형성할 폴리실리콘 막을, 절연막에 형성된 접촉창을 통하여, 폴리실리콘과 실리사이드 막으로 형성된 제1 도전체 라인상에 데포시에 두 번에 걸쳐 나누어서 이중 데포를 하고서 상기 제2 도전체 라인을 다이 실리사이드 층으로 형성함을 특징으로 한다.

公开(公告)号：KR1019980014180A

公开(公告)日：1998-05-15

申请号：KR1019960033036

申请日：1996-08-08

Applicant: 삼성전자주식회사

Inventor： 김점곤 ,  이재필 ,  박상규

IPC: H01L21/027

Abstract: 반도체 제조를 위한 사진공정에서 특정의 화학물질을 토출하는 노즐의 세척장치에 관한 것으로 본 발명은 노즐의 끝부분을 향해 세척제를 토출하는 세척제 토출라인과, 상기 노즐에 토출되어진 세척제를 휘발시키기 위한 압축 공기등을 분사하는 분사라인, 및 상기 노즐에서 화학물질을 토출하지 않은 시점부터 소정의 시간이 경과하였는가를 판단하고 상기 라인들을 제어하는 제어수단을 포함하여, 디스펀스 노즐의 끝부분에 토출되던 화학물질이 굳어버려 다음의 작업을 수행하는데 있어 공정 디펙트 현상이 발생될 소지를 제거하는 효과가 있다.

公开(公告)号：KR1020080026831A

公开(公告)日：2008-03-26

申请号：KR1020060091893

申请日：2006-09-21

Applicant: 삼성전자주식회사

Inventor： 이재필

IPC: H01L21/02 ,  H01L21/66

Abstract: An interlock system of a semiconductor processing apparatus is provided to detect rapidly causes of an accident by monitoring input and output voltages of each of units in real time. A semiconductor processing apparatus(110) includes a plurality of power supply units. A real-time power monitoring unit(120) monitors input and output voltages of the power supply units in real time and outputs an abnormal state signal according to a monitored result. An interlock signal generation unit(140) generates an interlock signal in response to the abnormal state signal. A control unit(150) outputs a control signal in response to the interlock signal to control the semiconductor processing apparatus. A display unit(160) displays the input and output voltages of the power supply units received from the real-time power monitoring unit.

Abstract translation: 提供半导体处理装置的互锁系统，通过实时监视每个单元的输入和输出电压来快速检测事故原因。 半导体处理装置（110）包括多个电源单元。 实时电力监控单元（120）实时监视电源单元的输入和输出电压，并根据监视结果输出异常状态信号。 互锁信号生成单元（140）响应异常状态信号产生互锁信号。 控制单元（150）响应互锁信号输出控制信号以控制半导体处理装置。 显示单元（160）显示从实时功率监视单元接收的电源单元的输入和输出电压。

公开(公告)号：KR1020060001714A

公开(公告)日：2006-01-06

申请号：KR1020040050871

申请日：2004-06-30

Applicant: 삼성전자주식회사

Inventor： 장승현 ,  김성진 ,  이재필 ,  김태헌 ,  최진우 ,  민은영 ,  남기흠

IPC: H01L21/66

CPC classification number: H01L22/34 ,  G01R31/2644

Abstract: 본 발명은 테스트 소자 그룹을 구비한 반도체소자를 제공한다. 상기 반도체소자는 스크라이브 래인 내에 테스트 소자 그룹을 갖는 반도체기판을 구비한다. 상기 스크라이브 래인은 반도체 웨이퍼의 단위칩들을 한정한다. 상기 반도체기판 상에 상기 테스트 소자 그룹을 덮도록 절연막이 배치된다. 상기 테스트 소자 그룹 양측의 상기 절연막 상부에 서로 이격되도록 배치되고, 상기 절연막을 통해 노출된 상부면들을 갖는 제1 상부패드 및 제2 상부패드가 배치된다. 상기 제1 상부패드 및 상기 제2 상부패드 사이의 상기 절연막 상부에 배치되고, 상기 절연막을 통해 노출된 상부면을 갖는 더미 패턴이 배치된다. 상기 제1 상부패드 및 제2 상부패드 하부의 상기 절연막 내에 각각 서로 이격되도록 배치된 제1 하부패드 및 제2 하부패드를 포함한다.

公开(公告)号：KR1020030001841A

公开(公告)日：2003-01-08

申请号：KR1020010037648

申请日：2001-06-28

Applicant: 삼성전자주식회사

Inventor： 이재필

IPC: H01L21/66

Abstract: PURPOSE: A wafer prober is provided to align a probe card and a pad of a chip by setting rapidly and correctly a reference position of a camera. CONSTITUTION: A position control portion includes an external plate(33) and an internal plate(34). The internal plate(34) is fixed to the external plate(33) by a fixing screw(41). The external plate(33) is foxed on a base plate(32) loaded on a stage. A part(34a) of the internal plate(34) is inserted into the external plate(33). The other part(34b) of the internal plate(34) is projected from the external plate(33). One end portion of the internal plate(34) is contacted with a Y-axis shift gear plate(38). The Y-axis shift gear plate(38) is geared into an X-axis shift gear plate(35). An X-axis shift gear pulley(36) and a Y-axis shift gear pulley(39) are used for shifting the X-axis shift gear plate(35) and the Y-axis shift gear plate(38).

Abstract translation: 目的：提供晶片探测器，通过快速正确地设置摄像机的参考位置来对准探针卡和芯片的焊盘。 构成：位置控制部包括外板（33）和内板（34）。 内板（34）通过固定螺钉（41）固定在外板（33）上。 外部板（33）在载置在台架上的基板（32）上被熔化。 内板（34）的一部分（34a）插入外板（33）中。 内板（34）的另一部分（34b）从外板（33）突出。 内板（34）的一端部与Y轴移动齿轮板（38）接触。 Y轴变速齿轮板（38）被配置在X轴变速齿轮板（35）上。 使用X轴变速齿轮皮带轮（36）和Y轴变速齿轮皮带轮（39）来移动X轴变速齿轮板（35）和Y轴变速齿轮板（38）。

公开(公告)号：KR1019990058162A

公开(公告)日：1999-07-15

申请号：KR1019970078249

申请日：1997-12-30

Applicant: 삼성전자주식회사

Inventor： 이충호 ,  심명섭 ,  김보성 ,  이재필

IPC: H01L27/02

Abstract: 본 발명에 의한 반도체장치의 제조방법은 CMOS공정에서 정전기방지용 소자로서 사용할 pnpn 다이오드를 제조할 때 최상층인 n+영역을 형성하기 위해 p+영역의 콘택홀에 콘택하며 불순물 도핑한 소정 패턴의 도전층을 형성한 후 상기 도전층을 포함한 절연막의 표면 상에 평탄화층을 적층하고 나서 상기 평탄화층을 500-800℃의 온도에서 플로우시키면서 상기 도전층 내의 불순물을 확산시켜 상기 p+영역에 n+영역을 형성한다.
따라서, 본 발명은 별도의 사진공정과 이온주입공정을 추가로 실시하지 않고도 상기 n+영역을 형성할 수 있으므로 CMOS공정에서 pnpn 다이오드의 제조공정을 단순화시킬 수 있다.