公开(公告)号：KR1020000011379A

公开(公告)日：2000-02-25

申请号：KR1019990025819

申请日：1999-06-30

Applicant: 삼성전자주식회사

Inventor： 이찬조 ,  윤재선 ,  최정혁

IPC: H01L27/115

Abstract: PURPOSE: A cell manufacturing method of a flash memory device is provided to improve the reliability of the interlayer insulating layer interposed between a suspension gate and a control gate as well as to maximize the surface area of the suspension gate. CONSTITUTION: The memory cell manufacturing method comprises the steps of: forming a device separation layer(53) onto the surface of a semiconductor substrate; forming a tunnel oxidization layer(55) onto the surface of the activation area; forming a semiconductor layer(57), a protection layer(59) and a first conductive layer(61) sequentially onto the semiconductor substrate; forming a spacer(63) on the side wall of the conductive layer pattern; forming protection layer pattern keeping a certain interval from each other by etching the protection layer; exposing the protection layer pattern and the center of the device separation layer; removing the exposed protection layer pattern; and forming an interlayer insulating layer and the second conductive layer onto the whole surface of the semiconductor substrate without the protection layer pattern.

Abstract translation: 目的：提供一种闪速存储器件的电池制造方法，以提高插入在悬挂栅极和控制栅极之间的层间绝缘层的可靠性以及使悬挂栅极的表面积最大化。 构成：存储单元制造方法包括以下步骤：在半导体衬底的表面上形成器件分离层（53）; 在所述活化区域的表面上形成隧道氧化层（55）; 在半导体衬底上依次形成半导体层（57），保护层（59）和第一导电层（61）; 在所述导电层图案的侧壁上形成间隔物（63）; 通过蚀刻保护层来形成保持相互间隔一定间隔的保护层图案; 暴露保护层图案和器件分离层的中心; 去除暴露的保护层图案; 以及在半导体衬底的整个表面上形成层间绝缘层和第二导电层而没有保护层图案。

公开(公告)号：KR100151060B1

公开(公告)日：1998-10-01

申请号：KR1019950016461

申请日：1995-06-20

Applicant: 삼성전자주식회사

Inventor： 이찬조

IPC: H01L27/10

Abstract: 에스 램(SRAM) 셀 및 그 제조방법에 개시되어 있다. SRAM 셀의 집적도 증가와 더불어 수반되는 셀 크기의 감소로 인해 셀 스토리지 노드의 커패시턴스가 감소하게 된다. 이에 따라 SER(Soft Error Rate)의 증가로 인한 신뢰성 문제가 야기 되게 된다. 따라서 본 발명은 고집적 제품에 필수적인 스토리지 노드 커패시턴스를 증가 시킬 수 있는 방법을 게시한다. 먼저, 보텀 게이트 TFT를 채택하고 있는 SRAM 셀의 스토리지 노드영역에 TFT를 형성시킨 후 커패시터의 절연막으로 사용될 고유전율을 갖는 막질(SiN)을 형성시키고 그위에 전압이 인가된 도전층을 형성 시킴으로써 TFT의 게이트 도전층 및 TFT 채널 오프셋으로 구성되는 전극과 전압이 인가될 도전층이 형성하는 전극으로 구성되는 커패시터를 완성하여 스토리지 노드 커패시턴스를 증가시킬 수 있게 된다.
따라서, 본 발명을 통해 고집적 SRAM에서 셀 크기의 감소와 더불어 발생하는 노드 커패시턴스감소 문제를 해결하고 SER개선에 기여할 수 있게 된다.

公开(公告)号：KR100144944B1

公开(公告)日：1998-07-01

申请号：KR1019940023727

申请日：1994-09-16

Applicant: 삼성전자주식회사

Inventor： 이찬조 ,  김한수

IPC: H01L27/11

Abstract: 박막 트랜지스터(TFT)채널의 오프셋 영역, 상기 오프셋 영역 상부 또는 하부에 형성된 도전층 및 상기 오프셋 영역 및 상기 도전층 사이에 형성된 서로 다른 유전율을 가지는 둘 이상의 절연층을 구비하는 것을 특징으로 하는 스태틱 랜덤 억세스 메모리 소자가 제공된다. 본 발명에 의하면, PMOS 박막트랜지스터의 오프셋 영역과 접지선 사이에 고유전율의 유전체를 포함하는 절연층을 형성함으로서, 접지선의 그라운드 전위가 채널의 오프셋 영역에 미치는 영향이 더욱 증가되어 오프 전류 감소 및 온 전류 증가에 더욱더 효과적으로 기여할 수 있다.

公开(公告)号：KR1019970072426A

公开(公告)日：1997-11-07

申请号：KR1019960013909

申请日：1996-04-30

Applicant: 삼성전자주식회사

Inventor： 이찬조 ,  김한수

IPC: H01L27/11

Abstract: 트렌치 소자 분리 방법을 이용하여 집적도를 증가시키면서, 불순물 영역 사이의 연결에 필요한 영역을 최소화시킨 스태틱 랜덤 액세스 메모리 장치 및 그 제조 방법에 대하여 설명한다. 본 발명은 상기 반도체 기판에 인접하여 형성된 n 웰 영역 및 p 웰 영역과, 상기 n 웰 영역 및 상기 p 웰 영역에 접촉하여 형성된 트렌치와, 상기 트렌치에 의해서 상기 n웰 영역과 전기적으로 분리되어 상기 p웰 영역내에 형성된 n
+ 불순물 영역과, 상기 트렌치에 의해서 상기 p 웰 영역과 전기적으로 분리되어 상기 n 웰 영역 내에 형성된 상기 p
+ 불순물영역과, 상기 트렌치 상부의 일부분을 도전 물질층으로 채워서 상기 n
+ 불순물 영역 및 상기 p
+ 불순물 영역만을 전기적으로 연결하는 연결부를 포함하는 스태틱 랜덤 액세스 메모리 장치이다. 본 발명에 의해서 집적도를 충분히 증가시키면서, 반도체 기판에 형성된 CMOS SRAM을 용이하게 구현할 수 있다.

公开(公告)号：KR1019970018700A

公开(公告)日：1997-04-30

申请号：KR1019950031077

申请日：1995-09-21

Applicant: 삼성전자주식회사

Inventor： 김영광 ,  이찬조

IPC: H01L29/78

Abstract: LDD(Low Doped Drain/Source) 구조를 가지는 트랜지스터 및 그의 제조방법에 관한 것으로, 반도체 기판상에 형성된 한쌍의 절연층과, 상기 절연층과 접하며 반도체기판의 타부분에 접하는 V자형의 다결정실리콘층으로 된 게이트전극과, 상기 반도체기판의 일부분과 접하고, 타 측면은 상기 한쌍의 절연층에 접하되 상기 게이트전극 하부에 "L"형으로 된 제1도전층과, 상기 절연층 하부의 반도체기판 내에 형성된 제1 농도를 가지는 제1 불순물영역과, 노출된 반도체기판 내에 형성되고 상기 제1농도보다 고농도인 제2농도를 가지는 제2불순물농도로 구성된 소오스/드레인영역과, 상기 V자형의 다결정실리콘층의 하부의 반도체기판에 형성된 제3불순물영역을 구비하여, 단채널효과를 억제하고 트랜지스터의 동작속도를 증가시킨다.

公开(公告)号：KR1019970003947A

公开(公告)日：1997-01-29

申请号：KR1019950016461

申请日：1995-06-20

Applicant: 삼성전자주식회사

Inventor： 이찬조

IPC: H01L27/10

Abstract: 에스 램(SRAM) 셀 및 그 제조방법에 개시되어 있다. SRAM 셀의 집적도 증가와 더불어 수반되는 셀 크기의 감소로 인해 셀스토리지 노드의 커패시턴스가 감소하게 된다. 이에 따라 SER(Soft Error Rate)의 증가로 인한 신뢰성 문제가 야기 되게된다. 따라서 본 발명은 고집적 제품에 필수적인 스토리지 노드 커패시턴스를 증가 시킬 수 있는 방법을 게시한다. 먼저,보텀 게이트 TFT를 채택하고 있는 SRAM 셀의 스토리지 노드영역에 TFT를 형성시킨 후 커패시터의 절연막으로 사용될 고유전율을 갖는 막질(SiN)을 형성시키고 그위에 전압이 인가된 도전층을 형성 시킴으로써 TFT의 게이트 도전층 및 TFT 채널오프셋으로 구성되는 전극과 전압이 인가될 도전층이 형성하는 전극으로 구성되는 커패시터를 완성하여 스토리지 노드 커패시턴스를 증가시킬 수 있게 된다.
따라서, 본 발명을 통해 고집적 SRAM에서 셀 크기의 감소와 더불어 발생하는 노드 커패시턴스 감소 문제를 해결하고 SER개선에 기여할 수 있게 된다.

公开(公告)号：KR100242722B1

公开(公告)日：2000-02-01

申请号：KR1019970032492

申请日：1997-07-12

Applicant: 삼성전자주식회사

Inventor： 이찬조

IPC: H01L27/11

CPC classification number: H01L27/11 ,  H01L27/1104 ,  H01L2924/0002 ,  Y10S257/903 ,  H01L2924/00

Abstract: 본 발명에 따라 제1,2 부하 트랜지스터, 제1,2 구동 트랜지스터 및 제1,2스위칭 트랜지스터를 하나의 메모리 셀로서 가지는 씨모오스 스태틱 램의 개선된 구조는, 상기 제2 부하 트랜지스터와 상기 제2 구동 트랜지스터의 게이트 영역들은 제1폴리실리콘층, 실리사이드 층, 및 제2폴리실리콘층의 적층구조로 이루어져 일체로 되어 있고, 상기 제1 부하 트랜지스터와 상기 제1 구동 트랜지스터의 드레인 영역들간에 피엔접합을 형성하는 상호연결층은 상기 실리사이드 층 및 상기 제2폴리실리콘층의 적층구조로 되어, 상기 게이트 영역들 및 상호연결층이 하나의 콘택을 통해 제2폴리실리콘층에 의해 일체로 구성된다.

公开(公告)号：KR100234378B1

公开(公告)日：1999-12-15

申请号：KR1019970019559

申请日：1997-05-20

Applicant: 삼성전자주식회사

Inventor： 이찬조

IPC: H01L21/28

CPC classification number: H01L29/66507

Abstract: 실리사이드를 이용한 스위칭 소자와 이의 제조방법이 제공된다. 본 발명에 의한 스위칭 소자는 산화막 패턴, 도전막 패턴, 제1 실리사이드막 패턴 및 절연막 패턴을 포함하는 적층된 게이트 구조를 상면에 구비하고 있는 기판을 포함한다. 상기 적층된 게이트 구조의 측벽에는 스페이서가 형성되어 있고, 상기 적층된 게이트 구조의 폭 만큼 서로 떨어져 불순물이 도우프된 영역이 상기 기판내에 형성되어 있다. 또한 상기 불순물이 도우프된 영역 위에는 제2 실리사이드막 패턴이 형성되어 있다.

公开(公告)号：KR100233709B1

公开(公告)日：1999-12-01

申请号：KR1019960050273

申请日：1996-10-30

Applicant: 삼성전자주식회사

Inventor： 이찬조

IPC: H01L27/11

Abstract: 메모리셀의 구성을 간략화하여 칩의 면적을 줄일 수 있으면서도 노드 캐패시턴스를 증가 시킬 수 있도록 개선된 반도체 메모리 장치의 셀은 셀의 노드 영역에 캐패시터를 형성시키되 캐패시터의 전위가 한쪽의 셀 노드의 전압에 의해 결정되도록 상부 캐패시터의 전극을 하나의 셀 노드와 전기적으로 연결한 구조를 가짐을 특징으로 한다.

公开(公告)号：KR100211769B1

公开(公告)日：1999-08-02

申请号：KR1019960073901

申请日：1996-12-27

Applicant: 삼성전자주식회사

Inventor： 이찬조

IPC: H01L21/74

CPC classification number: H01L27/11 ,  H01L27/1104

Abstract: 본 발명은 반도체 장치 및 그 제조방법에 관한 것으로, 특히 활성영역 사이의 전기적 연결을 위한 내부배선에 관한 것이다. 본 발명의 요지는 내부배선을 위한 반도체 장치에 있어서, 실리콘 기판과, 상기 실리콘 기판의 상부표면에 형성되는 활성 영역들과, 상기 활성 영역들 사이에 소정 깊이 형성되며 상기 활성 영역 상부표면으로부터 내부로 형성되고 상기 활성 영역의 깊이보다 깊게 형성되어 상기 활성 영역들을 분리하기 위한 분리영역과, 상기 분리영역내에 소정 깊이 매몰되어 형성되는 분리 절연막과, 상기 분리 절연막 상부에 형성되며 상기 활성 영역들의 접합 깊이보다 깊게 형성되어 상기 활성 영역들을 상호 전기적으로 연결하기 위한 제1도전층을 가지는 것이다.