公开(公告)号：KR100410988B1

公开(公告)日：2003-12-18

申请号：KR1020010071144

申请日：2001-11-15

Applicant: 삼성전자주식회사

Inventor： 임규남 ,  유제환 ,  강영구 ,  심재윤

IPC: G11C7/12

CPC classification number: G11C7/065 ,  G11C11/4076 ,  G11C11/4091 ,  G11C11/4094 ,  G11C2207/002 ,  G11C2207/2281

Abstract: 본 발명은 반도체 메모리 장치 및 이 장치의 비트 라인 센싱 방법을 공개한다. 그 장치는 셀 비트 라인쌍과 워드 라인사이에 연결된 메모리 셀, 셀 비트 라인쌍사이에 연결되고 셀 비트 라인 프리차지 제어신호에 응답하여 셀 비트 라인쌍을 제1전압/2으로 프리차지하는 비트 라인 프리차지 회로, 센스 증폭기 비트 라인쌍사이에 연결되고 센스 증폭기 비트 라인 프리차지 제어신호에 응답하여 센스 증폭기 비트 라인쌍을 제1전압으로 프리차지하는 센스 증폭기 비트 라인 프리차지 회로, 셀 비트 라인쌍과 센스 증폭기 비트 라인쌍사이에 연결되고 제어신호에 응답하여 셀 비트 라인쌍과 센스 증폭기 비트 라인쌍사이에 전하를 전송하는 전하 전송 회로, 센스 증폭기 비트 라인쌍사이에 연결되고 센스 증폭기 비트 라인쌍의 전압을 제1전압으로 증폭하는 제1 센스 증폭 회로, 및 센스 증폭기 비트 라인쌍사이에 연결되고 센스 증폭기 � �에이블 신호에 응답하여 센스 증폭기 비트 라인쌍의 전압을 제2전압으로 증폭하는 제2 센스 증폭 회로로 구성되어 있다. 따라서, 메모리 셀 어레이 블록들사이의 PMOS센스 증폭기 및 NMOS센스 증폭기를 공유하여 전하 전송 프리센싱 동작을 수행하기 때문에 레이아웃 면적이 줄어들게 되고, 비트 라인 아이솔레이션 회로로 인가되는 제어신호의 레벨을 제어하기가 용이하다.

Abstract translation: 在半导体存储器件中，用于控制施加到位线隔离电路的电压电平的电路优选地包括连接在单元位线对和字线之间的存储单元; 位线预充电电路; 读出放大器位线预充电电路; 连接在单元位线对和读出放大器位线对之间的电荷转移电路; 第一读出放大器电路，用于响应于第一控制信号将读出放大器位线对的电压放大到第一电压; 以及第二读出放大器电路，用于响应于第二控制信号将读出放大器位线对的电压放大到第二电压。 两级读出放大器电路的组合允许精确确定最小不同的逻辑电压电平并使电路面积最小化。

公开(公告)号：KR100346418B1

公开(公告)日：2002-08-01

申请号：KR1020000057067

申请日：2000-09-28

Applicant: 삼성전자주식회사

Inventor： 이윤상 ,  최종현 ,  강상석 ,  임규남

IPC: G11C29/00

Abstract: 본 발명은 반도체 메모리 장치 및 이 장치의 구제 방법을 공개한다. 그 장치는 데이터 입출력 라인 그룹들을 통하여 데이터를 입출력하기 위한 메모리 셀 어레이, 불량 셀 어드레스를 저장하고, 불량 셀 어드레스와 입력 어드레스가 일치하면 구제 셀 인에이블 제어신호를 발생하고, 구제 셀 인에이블 제어신호에 응답하여 리드시에는 구제 셀 리드 제어신호를 발생하고, 라이트시에는 구제 셀 라이트 제어신호를 발생하기 위한 적어도 하나이상의 구제 셀 제어회로, 데이터 입출력 라인 그룹들에 공통 연결된 입출력 라인 그룹에 연결되어 리드시에 메모리 셀 어레이로부터 출력되는 데이터를 증폭하여 출력하고 구제 셀 리드 제어신호에 응답하여 디스에이블되는 센스 증폭 회로, 및 구제 셀 라이트 제어신호에 응답하여 입출력 라인 그룹으로 전송되는 입력 데이터를 저장하고, 리드시에 구제 셀 리드 제어신호에 응답하 여 저장된 데이터를 입출력 라인 그룹으로 전송하기 위한 적어도 하나이상의 구제 셀 회로로 구성되어 있다. 따라서, 패키지 상태에서 메모리 셀 어레이의 불량을 구제할 수 있으므로 반도체 메모리 장치의 수율이 향상되고, 입출력 라인 그룹에 구제 셀들을 배치함으로써 레이아웃 면에서 유리하다.

公开(公告)号：KR1020020012956A

公开(公告)日：2002-02-20

申请号：KR1020000046232

申请日：2000-08-09

Applicant: 삼성전자주식회사

Inventor： 임규남 ,  최종현 ,  강상석

IPC: G01R31/28

CPC classification number: G11C29/56 ,  G01R31/319

Abstract: PURPOSE: A semiconductor device capable of a package burn-in test and a package burn-in test method are provided, whose burn-in test can be done in a packaged state by enabling to generate power supply voltage and a control signal required in the burn-in test in the packaged state. CONSTITUTION: The burn-in test circuit includes a wafer burn-in test circuit part(10), a package burn-in register(30), a master signal generation part(40) and a package burn-in voltage generation part(50). Because a dummy pad(20) can not be connected from the external in the packaged state, necessary signals have to be made internally. The burn-in register generates a package burn-in set signal(PPBI) by receiving a package burn-in set command provided from the external. The master signal generation part includes a NAND gate, a NOR gate and inverters, and generates a master signal(PWBE) by assembling an A10 signal, the PPBI signal and a WBE signal. The package burn-in voltage generation part generates test voltages(VPP,VBB,VBL,VP) required in the wafer burn-in test circuit part by receiving the PPBI signal and an address signal£6:11| and provides them to the wafer burn-in test circuit part.

Abstract translation: 目的：提供一种能够进行封装老化测试和封装老化测试方法的半导体器件，其老化测试可以在封装状态下通过使能够产生电源电压和所需的控制信号 封装状态下的老化测试。 构成：老化测试电路包括晶片老化测试电路部分（10），封装老化寄存器（30），主信号生成部分（40）和封装老化电压产生部分（50） ）。 由于在封装状态下不能从外部连接虚拟焊盘（20），所以必须在内部进行必要的信号。 老化寄存器通过接收从外部提供的封装老化设置命令来生成封装老化设置信号（PPBI）。 主信号生成部分包括NAND门，NOR门和反相器，并通过组合A10信号，PPBI信号和WBE信号来产生主信号（PWBE）。 封装老化电压产生部件通过接收PPBI信号和地址信号£6：11 |产生晶片老化测试电路部分所需的测试电压（VPP，VBB，VBL，VP） 并将其提供给晶片老化测试电路部分。

公开(公告)号：KR1020020006556A

公开(公告)日：2002-01-23

申请号：KR1020000037715

申请日：2000-07-03

Applicant: 삼성전자주식회사

Inventor： 이윤상 ,  강상석 ,  임규남 ,  최종현

IPC: G11C11/4063

CPC classification number: G11C29/46

Abstract: PURPOSE: A mode selection circuit of a semiconductor memory device is provided, which can perform a mode selection operation more stably to reduce the possibility of entering an invalid mode. CONSTITUTION: A command decoder(202) outputs a control signal(PWCBR) to control a control signal generator(204) by receiving a clock(CLK), a clock enable(CKE), a row address strobe(RASB), a column address strobe(CASB), a chip select(CSB) and a write enable(WEB) signal. The control signal generator outputs control signals(PMRS,PNMRS) by receiving the control signal(PWCBR) and address(A7,A8). A mode register set(MRS) circuit(210) outputs signals(BL,BT,CL,BRSW) to designate a burst length, a burst type, a CAS latency and a burst read single bit write by receiving the control signal(PNMRS) and addresses(A0,A1-A6,A9). A program control signal generator(220) outputs control signals(Psafe0,Psafe1) by receiving the control signal(PMRS) and addresses(A0,A1,A2). And a mode selection signal generator(230) outputs mode selection signals(MODE0,MODE1) by receiving an address(A1).

Abstract translation: 目的：提供半导体存储器件的模式选择电路，其可以更稳定地执行模式选择操作，以减少进入无效模式的可能性。 构成：命令解码器（202）通过接收时钟（CLK），时钟使能（CKE），行地址选通（RASB），列地址（202）来输出控制信号（PWCBR）以控制控制信号发生器 选通（CASB），片选（CSB）和写使能（WEB）信号。 控制信号发生器通过接收控制信号（PWCBR）和地址（A7，A8）来输出控制信号（PMRS，PNMRS）。 通过接收控制信号（PNMRS），模式寄存器组（MRS）电路（210）输出信号（BL，BT，CL，BRSW）以指定突发长度，突发类型，CAS等待时间和突发读取单位写入， 和地址（A0，A1-A6，A9）。 程序控制信号发生器（220）通过接收控制信号（PMRS）和地址（A0，A1，A2）来输出控制信号（Psafe0，Psafe1）。 并且模式选择信号发生器（230）通过接收地址（A1）来输出模式选择信号（MODE0，MODE1）。

公开(公告)号：KR100290281B1

公开(公告)日：2001-05-15

申请号：KR1019980006909

申请日：1998-03-03

Applicant: 삼성전자주식회사

Inventor： 임규남 ,  홍성철 ,  이귀로

IPC: G11C16/06

Abstract: PURPOSE: A ferroelectric random access memory(FRAM) device is provided which stores multi bit data or multi level data, and a read and program method thereof is provided to read or write the multi bit data or the multi level data. CONSTITUTION: The FRAM device includes a memory cell array(100), a row decoder(120), a column decoder(140), a sense amplification section(160) and a read/write control section(180). The array includes a plurality of word lines, a plurality of bit lines orthogonal to the word lines, and a plurality of memory cells arranged at a crossing part of the word lines and the bit lines. Each memory cell comprises one switching transistor(ST) and one ferroelectric capacitor(FC). The switching transistor has a control gate and a current path, and each control gate is connected to a corresponding word line. The ferroelectric capacitor has two main electrodes, and a ferroelectric material is inserted between the main electrodes. One electrode of each ferroelectric capacitor is grounded and another electrode is connected to a corresponding bit line through current paths of the switching transistors.

公开(公告)号：KR1019990073786A

公开(公告)日：1999-10-05

申请号：KR1019980006909

申请日：1998-03-03

Applicant: 삼성전자주식회사

Inventor： 임규남 ,  홍성철 ,  이귀로

IPC: G11C16/06

Abstract: 본 발명에 따른 강유전체 램 장치 (FERROELECTRIC RAM DEVICE)는 2 개의 주전극들 사이에 강유전 물질이 삽입된 강유전체 커패시터 그리고 스위칭 트랜지스터로 구성된 적어도 하나의 메모리 셀과; 상기 메모리 셀은 상기 강유전 물질의 분극에 따라 멀티 비트 데이터를 저장하고, 상기 강유전체 커패시터의 일 전극은 상기 스위칭 트랜지스터를 통해 비트 라인에 연결되고, 그리고 상기 강유전체 커패시터의 타 전극은 접지되며; 일련의 감지 및 재기입 구간들이 수행되는 독출 동작 동안에, 소정의 신호에 응답해서 상기 감지 구간에서 상기 메모리 셀에 저장된 멀티 비트 데이터를 감지하고, 그 다음에 상기 감지된 멀티 비트 데이터를 상기 메모리 셀에 재기입하는 제 1 회로와; 상기 제 1 회로에 의해서 감지된 멀티 비트 데이터에 대응하는 전압과 상기 재기입 구간에서 상기 제 1 회로에 의해서 수행되는 재기입 동작의 기준이 되는 전압을 비교하는 제 2 회로와; 상기 감지 구간에서 상기 신호를 발생하고, 그리고 상기 재기입 구간에서 상기 제 2 회로에 의해서 비교된 결과에 응답해서 상기 신호의 전압 레벨을 제어하는 제 3 회로를 포함한다. 그리고, 상기 제 3 회로는 상기 감지 구간에서 상기 강유전 물질이 양의 분극 영역에서 최대로 분극되도록 양의 펄스로서, 그리고 상기 재기입 구간에서 상기 최대로 분극된 강유전 물질이 상기 멀티 비트 데이터에 대응하는 분극을 갖도록 소정 시간 간격을 두고 점차적으로 전압 레벨이 증가하는 음의 펄스로서 상기 신호를 발생한다.

公开(公告)号：KR100653682B1

公开(公告)日：2006-12-04

申请号：KR1020000026129

申请日：2000-05-16

Applicant: 삼성전자주식회사

Inventor： 이종언 ,  강상석 ,  임규남

IPC: G11C29/00

CPC classification number: B82Y30/00

Abstract: 본 발명은 반도체 메모리 장치를 공개한다. 그 장치는 패키지 테스트시에 내부 전압 측정 제어신호 및 복수개의 내부 전압 선택신호들을 저장하기 위한 모드 설정 레지스터, 복수개의 내부 전압 선택신호들 각각에 응답하여 복수개의 내부 전압들중의 하나를 선택하여 출력하기 위한 내부 전압 선택회로, 내부 전압 측정 제어신호에 응답하여 내부 전압 선택회로로부터 출력되는 신호를 패드로 전송하기 위한 패드 스위칭 회로, 및 내부 전압 측정 제어신호에 응답하여 정상 동작시에 패드로부터 전송되는 신호를 버퍼하여 출력하고, 패키지 테스트시에 디스에이블되는 버퍼로 구성되어 있다. 따라서, 세라믹 패키지상에서 내부 전압들을 측정하는 것이 아니라 실제 패키지 상태에서 내부 전압들을 측정하게 되므로 정확한 측정이 이루어질 수 있고, 반도체 메모리 장치의 신뢰성이 향상될 수 있다.

Abstract translation: 本发明公开了一种半导体存储器件。 响应于所述模式设置用于存储所述内部电压测量控制信号和多个内部电压选择信号的到封装测试寄存器，分别选择所述多个内部电压输出中的一个，所述多个内部电压选择信号的装置 选择用于电路中，响应于内部电压测量控制内部电压信号从内部电压选择电路焊盘输出的信号用于传送垫开关电路，并响应于在正常操作期间从焊盘传送的内部电压测量控制信号 用于输出信号的缓冲器，以及封装测试时禁用的缓冲器。 因此，不是测量陶瓷封装上的内部电压，而是在实际封装状态下测量内部电压，从而可以进行精确的测量并且可以提高半导体存储器件的可靠性。

公开(公告)号：KR100498505B1

公开(公告)日：2005-07-01

申请号：KR1020030048433

申请日：2003-07-15

Applicant: 삼성전자주식회사

Inventor： 임규남

IPC: G11C11/4074

CPC classification number: G11C29/12005 ,  G11C5/145 ,  G11C11/4074 ,  G11C29/12

Abstract: 승압 전압 발생회로 및 승압전압 발생방법이 개시된다. 상기 승압 전압 발생회로는 정상 동작모드, 테스트 모드 및 번-인 테스트 모드에서 어레이 전압이 변하는 경우에도 상기 어레이 전압과 항상 일정한 전압차이를 유지하도록 승압전압을 발생한다. 상기 승압전압 발생회로는 감지 신호를 발생하는 감지신호 발생회로, 상기 감지 신호에 응답하여 구동신호를 발생하는 펄스 발생회로, 및 상기 구동신호에 응답하여 워드라인을 제어하기 위한 승압 전압을 발생하는 펌핑회로를 구비하며, 상기 감지 신호 발생회로는 제1입력단, 기준 전압을 수신하는 제2입력단 및 상기 감지신호를 출력하는 출력단을 구비하는 비교기, 상기 승압 전압과 상기 제1입력단사이에 접속되는 저항, 및 상기 제1입력단과 접지전압사이에 접속되는 정 전류원을 구비한다. 상기 승압전압 발생방법은 상기 어레이 전압이 변하는 경우에도 상기 어레이 전압과 항상 일정한 전압차이를 유지하도록 승압전압을 발생한다.

公开(公告)号：KR1020050040438A

公开(公告)日：2005-05-03

申请号：KR1020030075633

申请日：2003-10-28

Applicant: 삼성전자주식회사

Inventor： 임규남

IPC: G11C7/06

CPC classification number: G11C7/04 ,  G11C7/062 ,  G11C7/1051 ,  G11C7/1057 ,  G11C7/1066 ,  G11C7/1087

Abstract: 반도체 장치가 개시된다. 반도체 장치는 반도체 장치의 전원 전압의 변화와 제조 공정상의 오차 및 온도의 변화에 둔감하고, 빠른 데이터 판독 동작이 가능하도록 하기 위한 것으로, 칼럼 선택 라인 인에이블 신호에 응답하여 데이터를 샘플링하기 위한 제1 판독 펄스를 생성하는 제1 판독 펄스 생성기, 제1 판독 펄스 신호에 응답하여, 제1 판독 펄스 신호의 인에이블 구간 내에서 다수의 제2 판독 펄스들을 생성하는 제2 판독 펄스 생성기 및 메모리셀로부터 출력되는 데이터 값을 수신하고, 칼럼 선택 라인 신호에 동기되어 데이터 값을 증폭하며, 제2 판독 펄스의 인에이블 신호에 동기되어 데이터 값을 샘플링하는 전압 입출력 감지 증폭기를 구비한다. 본 발명에 의한 반도체 장치는 전원전압과 온도 등의 변화에 관계없이 칼럼선택라인과 판독 펄스 사이의 절대 마진을 설정할 수 있어 데이터 판독 속도의 개선이 가능하다.

公开(公告)号：KR1020050008365A

公开(公告)日：2005-01-21

申请号：KR1020030048433

申请日：2003-07-15

Applicant: 삼성전자주식회사

Inventor： 임규남

IPC: G11C11/4074

CPC classification number: G11C29/12005 ,  G11C5/145 ,  G11C11/4074 ,  G11C29/12

Abstract: PURPOSE: A boost voltage generation circuit and a method for generating a boost voltage are provided to maintain the constant voltage difference between the array voltage and the boost voltage in the normal operational mode, the test mode and the burn-in test mode. CONSTITUTION: A boost voltage generation circuit includes a sense signal generation circuit(10), a pulse generation circuit(30) and a pumping circuit(50). The sense signal generation circuit generates the sense signal. The pulse generation circuit generates the drive signal in response to the sense signal. The pumping circuit generates the boost signal to control the word line in response to the drive signal. The sense signal generation circuit is provided with a comparator having a first input terminal, a second input terminal for receiving the reference voltage and an output terminal for outputting the sense signal, a resistor connected between the boost voltage and the first input terminal and a static current source connected between the first input terminal and the ground voltage.

Abstract translation: 目的：提供升压电压产生电路和产生升压电压的方法，以在正常工作模式，测试模式和老化测试模式下保持阵列电压与升压电压之间的恒定电压差。 构成：升压电压产生电路包括感测信号发生电路（10），脉冲发生电路（30）和泵送电路（50）。 感测信号发生电路产生感测信号。 脉冲发生电路根据感测信号产生驱动信号。 泵浦电路产生升压信号以响应于驱动信号来控制字线。 感测信号发生电路具有比较器，该比较器具有第一输入端子，用于接收基准电压的第二输入端子和用于输出感测信号的输出端子，连接在升压电压和第一输入端子之间的电阻器和静态 电流源连接在第一输入端和地电压之间。