-
公开(公告)号：KR1020000015402A
公开(公告)日：2000-03-15
申请号：KR1019980035280
申请日：1998-08-28
Applicant: 삼성전자주식회사
Inventor： 정인권
IPC: H01L21/76
Abstract: PURPOSE: A method for forming a trench isolation of a semiconductor is provided, which minimizes the occurrence of a surface stepped coverage between a trench fill layer and a pad insulating film. CONSTITUTION: The method for forming a trench isolation of a semiconductor comprises the steps of: forming a pad insulating film (32) on a semiconductor substrate (30); forming a planarization stopping film (34) on the pad insulating film (32); etching the planarization stopping film (34), the pad insulating film (32), and the semiconductor substrate (30) to forming a trench (38); forming a heat oxidation film (40) to an inner portion of the trench (38); forming a trench fill film (42) on the inner of the trench (38) and the planarization stopping film (34); etching the trench fill film (42); removing the planarization stopping film (34); and etching the trench fill film (42). Thereby, it is possible to improve the operation characteristic of the device.
Abstract translation: 目的：提供一种用于形成半导体的沟槽隔离的方法，其最小化沟槽填充层和焊盘绝缘膜之间的表面阶梯式覆盖的发生。 构成：用于形成半导体沟槽隔离的方法包括以下步骤：在半导体衬底（30）上形成衬垫绝缘膜（32）; 在所述焊盘绝缘膜（32）上形成平坦化停止膜（34）; 蚀刻平坦化阻挡膜（34），焊盘绝缘膜（32）和半导体衬底（30）以形成沟槽（38）; 在所述沟槽（38）的内部形成热氧化膜（40）; 在沟槽（38）和平坦化止挡膜（34）的内部形成沟槽填充膜（42）; 蚀刻沟槽填充膜（42）; 去除所述平坦化停止膜（34）; 和蚀刻沟槽填充膜（42）。 由此，能够提高装置的动作特性。
-
公开(公告)号：KR100247921B1
公开(公告)日：2000-03-15
申请号：KR1019970001294
申请日：1997-01-17
Applicant: 삼성전자주식회사
Inventor： 정인권
IPC: H01L21/304
CPC classification number: B24B53/017
Abstract: 본 발명에 개시된 CMP 장치 및 이를 이용한 CMP 방법은 연마 패드 브러시 또는 보조 패드 브러시를 더 구비하여 연마 패드에서 반도체 기판을 연마한 후에 연마 패드 브러시를 사용하여 연마 패드를 브러싱하는 것을 특징으로 한다. 또한, 보조 패드에서 반도체 기판을 크리닝 또는 보조 연마한 후에 보조 패드 브러시를 사용하여 보조 패드를 브러싱하는 것을 특징으로 한다. 본 발명에 의하면, CMP 공정 중에 반도체 기판의 표면에 스크래치가 생기는 것을 방지할 뿐만 아니라 반도체 기판의 표면이 불균일하게 연마되는 것을 방지할 수 있다.
-
公开(公告)号：KR1019990006403A
公开(公告)日：1999-01-25
申请号：KR1019980014850
申请日：1998-04-25
Applicant: 삼성전자주식회사
IPC: H01L21/28
Abstract: 본 발명은 배선간의 브리지를 방지하는 반도체 장치의 콘택 플러그 형성 방법에 관한 것으로, 복수 개의 확산 영역을 갖는 반도체 기판 상에 도전 구조물이 형성된다. 도전 구조물을 포함하여 반도체 기판 상에 하부 절연층 및 하부 절연층보다 높은 경도를 갖는 상부 절연층이 형성된다. 상기 확산 영역들 및 도전 구조물 중 적어도 하나의 상부 표면이 노출될 때까지 절연층을 식각 하여 콘택홀이 형성된다. 콘택홀을 채우면서 상부 절연층 상에 도전층이 형성된다. 적어도 상부 절연층의 상부 표면이 노출되도록 도전층이 식각된 후, 상부 절연층 및 하부 절연층이 평탄화 식각 된다. 또는, 도전층, 상부 절연층, 그리고 하부 절연층이 한 번에 평탄화 식각 된다. 이와 같은 반도체 장치의 제조 방법에 의해서, 콘택 플러그가 형성된 후 절연층이 평탄화 식각 됨으로써 절연층 상부 표면의 스크래치에 따른 배선간의 브리지를 방지할 수 있고, 저경도의 하부 절연층 상에 고경도를 갖는 상부 절연층을 형성함으로써, 절연층 평탄화 식각시 도전 구조물이 형성된 고단차 영역과 도전 구조물이 형성되지 않은 저단차 영역의 평탄화를 개선시킬 수 있고, 평탄화 식각을 위한 절연층의 두께를 줄일 수 있다.
-
公开(公告)号：KR200120622Y1
公开(公告)日：1998-07-15
申请号：KR2019920017802
申请日：1992-09-19
Applicant: 삼성전자주식회사
Inventor： 정인권
IPC: B29C45/14
Abstract: 본 고안은 유리 인서트용 사출금형에 관한 것으로써, 상고정판에 위치하는 상원판과, 하고정판에 위치하는 하원판을 포함하여 이루어지는 사출금형에 있어서, 상기한 상원판(5)에 설치되어 함께 이동하며 유리 인서트(I)를 상측에서 눌러주는 우레탄 상코아(21)를 보유하는 상코아(21)와, 상기한 하원판(6)에 설치되며 내측으로 상기한 우레탄 상코아(21)와 대향하는 자세로 위치하는 우레탄 하코아(22)를 보유하는 하코아(19)와로 캐비티(20)를 형성하고, 상기한 캐비티(20)내로 주변부가 위치하도록 안치되는 유리 인서트(I)의 내측 상부를 눌러주기 위하여 상기한 상원판(5)에 승강가능하게 설치되는 가압 부재(14)와, 상기한 유리 인서트(I)의 아래측면을 잡아주기 위하여 진공발생수단과 연통되는 진공패드(26)와, 금형 개방시 유리 인서트(I)를 밀어내도록 이젝� �� 플레이트(23)상에 승강가능하게 설치되는 이젝팅 우레탄(25)을 갖추어서 사출작업이 용이하고 작업공수를 줄일 수 있으며, 이에 따라 생산성을 더욱 향상시키게 된다.
-
-
Patent Agency Ranking
-
-
公开(公告)号：KR100266749B1
公开(公告)日：2000-09-15
申请号：KR1019980014850
申请日：1998-04-25
Applicant: 삼성전자주식회사
IPC: H01L21/28
CPC classification number: H01L21/7684 , H01L21/31053 , H01L21/3212 , H01L21/76819
Abstract: PURPOSE: A method for forming a contact plug is to prevent a bridge between the interconnects due to a scratch of an insulating layer and to improve planarization of the insulating layer, thereby increasing reliability and yields of a semiconductor device. CONSTITUTION: A conductive structure is formed on a semiconductor substrate(100) which has a plurality of diffusion regions. An insulating layer is formed on the semiconductor substrate including the conductive structure. The insulating layer is etched until the surface of at least one of the diffusion regions and the conductive structure are exposed, thereby forming a contact hole(108). The contact hole is filled with a conductive substance to form a conductive layer on the insulating layer. The conductive layer is etched until the surface of the insulating layer is exposed, thereby forming a contact plug. The surface of the insulating layer including the contact plug is etched by a planarizing etching process.
Abstract translation: 目的：形成接触插塞的方法是为了防止由于绝缘层的划伤引起的互连之间的桥接并改善绝缘层的平坦化，从而提高半导体器件的可靠性和产量。 构成：在具有多个扩散区域的半导体衬底（100）上形成导电结构。 在包括导电结构的半导体衬底上形成绝缘层。 蚀刻绝缘层直到至少一个扩散区域和导电结构的表面露出，从而形成接触孔（108）。 接触孔填充有导电物质，以在绝缘层上形成导电层。 蚀刻导电层直到绝缘层的表面露出，从而形成接触塞。 通过平坦化蚀刻工艺蚀刻包括接触塞的绝缘层的表面。
-
公开(公告)号：KR100230392B1
公开(公告)日：1999-11-15
申请号：KR1019960062128
申请日：1996-12-05
Applicant: 삼성전자주식회사
Inventor： 정인권
IPC: H01L21/28
CPC classification number: H01L21/76819 , H01L21/31053 , H01L21/31612 , H01L21/31625 , H01L21/31629 , H01L21/3212 , H01L21/7684
Abstract: 본 발명은 반도체 소자의 콘택 플러그 형성 방법에 대해 기재되어 있다. 제 1 도전층이 형성된 반도체 기판 상에 절연 물질을 증착하여 제 1 절연막 및 제 2 절연막을 차례로 형성한다. 상기 제 2 절연막이 완전히 제거될 때까지 에치백(etch back)한다. 상기 제 1 절연막 상에 제 3 절연막을 형성한다. 상기 제 1 도전층의 표면이 노출되도록 상기 제 3 절연막/제 1 절연막을 식각하여 콘택 홀을 형성하고 그 상부에 장벽층과 제 2 도전층을 형성한다. 화학기계적 연마(CMP) 방법을 이용하여 상기 제 3 절연막이 드러날 때까지 상기 제 2 도전층과 장벽층을 연마하여 제 2 도전층과 장벽층으로 구성된 콘택 플러그를 완성한다.
-
公开(公告)号：KR1019980040665A
公开(公告)日：1998-08-17
申请号：KR1019960059889
申请日：1996-11-29
Applicant: 삼성전자주식회사
IPC: H01L21/304
Abstract: 웨이퍼 세정장치를 개시하고 있다. 이는, 웨이퍼가 탑재되는 가이드 트랙; 및 상기 가이드 트랙에 탑재된 웨이퍼의 일 표면과 인접하여 웨이퍼를 세정하는데 사용되는 제1 롤러와, 상기 제1 롤러와 접착성 테입이 감겨져 연결되어 접착성 테입을 되감는데 사용되는 제2 롤러를 구비하는 것을 특징으로 한다. 따라서, 스핀 스크러빙 방식을 사용하지 않으므로 세정 장비를 보다 단순화시킬 수 있고, 쓰루풋을 높일 수 있으며, 건식식각 공정이므로 순수와 케미컬의 도입에 필요한 시설을 줄일 수 있다.
-
-
-
-
-
-
-
-
-
Search Results
45
records
(took 0.02 seconds)
