公开(公告)号：KR1020000072953A

公开(公告)日：2000-12-05

申请号：KR1019990015923

申请日：1999-05-03

Applicant: 삼성전자주식회사

Inventor： 정인권

IPC: H01L27/10

CPC classification number: H01L27/10852 ,  H01L21/31053 ,  H01L27/10814 ,  H01L27/10894 ,  H01L28/84 ,  H01L28/91

Abstract: PURPOSE: A method for manufacturing a storage electrode of a capacitor using a CMP(Chemical Mechanical Polishing) blocking layer is provided to improve reliability of the capacitor and to simplify a manufacturing process, by forming the capacitor having a uniform height. CONSTITUTION: On an integrated circuit substrate(200) having at least an integrated circuit device is formed a lower insulating layer having a topology corresponding to the integrated circuit device and at least a step difference. A plurality of contact plugs are formed which penetrate the lower insulating layer to be electrically connected to the at least integrated circuit device. An upper insulating layer including an upper insulating layer corresponding to the topology of the lower insulating layer is formed on the surface of the lower insulating layer, including at least a planarization blocking layer. The upper insulating layer is etched to form a plurality of trenches exposing the plurality contact plugs. A conductive layer is formed within the plurality of trenches and on the upper insulating layer. A part of the conductive layer and upper insulating layer is eliminated after a planarization process is performed until the planarization blocking layer of the upper insulating layer shows up, and the plurality of trenches are electrically isolated from each other. The rest of the upper insulating layer is eliminated until the surface of the lower insulating layer shows up and a storage electrode is formed.

Abstract translation: 目的：提供一种使用CMP（化学机械抛光）阻挡层制造电容器的存储电极的方法，通过形成具有均匀高度的电容器来提高电容器的可靠性并简化制造工艺。 构成：在至少具有集成电路器件的集成电路衬底（200）上形成具有对应于集成电路器件的拓扑的至少一个台阶差的下部绝缘层。 形成多个接触插塞，其穿透下部绝缘层以电连接至该至少集成电路器件。 至少包括平坦化阻挡层，在下绝缘层的表面上形成包括与下绝缘层的拓扑结构相对应的上绝缘层的上绝缘层。 上绝缘层被蚀刻以形成暴露多个接触插塞的多个沟槽。 导电层形成在多个沟槽内和上绝缘层上。 在执行平面化处理之后，去除导电层和上绝缘层的一部分，直到上绝缘层的平坦化阻挡层出现，并且多个沟槽彼此电隔离。 去除上绝缘层的其余部分，直到下绝缘层的表面出现并形成存储电极。

公开(公告)号：KR100256056B1

公开(公告)日：2000-05-01

申请号：KR1019970046200

申请日：1997-09-08

Applicant: 삼성전자주식회사

Inventor： 윤보언 ,  정인권

IPC: H01L21/28

CPC classification number: H01L21/31053 ,  H01L21/76819 ,  H01L21/7684

Abstract: PURPOSE: A method for forming a contact plug of a semiconductor device is provided to minimize a damage of an interlayer dielectric of a low stepped region by performing a multi-CMP(Chemical Mechanical Polishing) process. CONSTITUTION: A gate electrode layer(102) including a polysilicon layer pattern(102a), a silicide layer pattern(102b), and an insulating layer pattern(102c) is formed on a cell array region of a semiconductor substrate(100) including the cell array region and a peripheral circuit region. An interlayer dielectric(104) is formed on the whole surface of semiconductor substrate(100). A contact hole is formed by etching the interlayer dielectric(104) of the first region. A conductive layer(108) is formed on the interlayer dielectric(104). The interlayer dielectric(104) of the cell array region is exposed by polishing the conductive layer(108). The interlayer dielectric(104) of the cell array region is polished by using the remaining conductive layer(108) of the peripheral circuit region as a mask. The conductive layer(108) of the cell array region and the peripheral circuit regions is polished in order not to etch fully the conductive layer(108) of the peripheral circuit region.

Abstract translation: 目的：提供一种用于形成半导体器件的接触插塞的方法，以通过执行多CMP（化学机械抛光）工艺来最小化低阶梯形区域的层间电介质的损坏。 构成：在包括多晶硅层图案（102a）的半导体衬底（100）的单元阵列区域上形成包括多晶硅层图案（102a），硅化物层图案（102b）和绝缘层图案（102c）的栅电极层（102） 单元阵列区域和外围电路区域。 在半导体衬底（100）的整个表面上形成层间电介质（104）。 通过蚀刻第一区域的层间电介质（104）形成接触孔。 在层间电介质（104）上形成导电层（108）。 通过抛光导电层（108）来暴露电池阵列区域的层间电介质（104）。 通过使用外围电路区域的剩余导电层（108）作为掩模来对电池阵列区域的层间电介质（104）进行抛光。 抛光单元阵列区域的导电层（108）和外围电路区域，以便不完全蚀刻外围电路区域的导电层（108）。

公开(公告)号：KR1020000008175A

公开(公告)日：2000-02-07

申请号：KR1019980027888

申请日：1998-07-10

Applicant: 삼성전자주식회사

Inventor： 정인권

IPC: H01L21/28

CPC classification number: H01L21/76831 ,  H01L21/76816 ,  H01L21/76844 ,  H01L21/76877 ,  H01L21/76885

Abstract: PURPOSE: A method of forming contact is provided to prevent of forming bridge between the closing upper conduction line caused by the decrease of space margin. CONSTITUTION: In the method of forming contact, the recessed contact plug is formed by partial filling of contact hole by conducting material. In the remained contact hole, the side wall of the hole is covered with spacer and the hole narrowed. On the spacer and the recessed contact plug, a conduction layer is deposited and the reminder of contact plug is formed. The contact spacer has selectivity for etching with contact plug material. By the formation of spacer, the size of aperture for contact hole is decreased and the misalign margin for conduction line and contact plug increase. In the method, the step of etching back may be involved before the step of depositing the conduction layer to make the spacer width of upper part equal to the spacer width of lower part.

Abstract translation: 目的：提供一种形成接触的方法，以防止在由空间裕度的减小引起的闭合上导线之间形成桥。 构成：在形成接触的方法中，通过导电材料部分填充接触孔而形成凹形接触插塞。 在剩余的接触孔中，孔的侧壁被间隔物覆盖，并且孔变窄。 在间隔物和凹入的接触塞上，沉积导电层并形成接触插塞的提醒。 接触间隔物具有接触插塞材料的蚀刻选择性。 通过间隔物的形成，接触孔的孔径减小，导线和接触插塞的不对准裕度增加。 在该方法中，在沉积导电层以使上部的间隔物宽度等于下部的间隔物宽度的步骤之前，可能涉及蚀刻步骤。

公开(公告)号：KR1019990040000A

公开(公告)日：1999-06-05

申请号：KR1019970060276

申请日：1997-11-15

Applicant: 삼성전자주식회사

Inventor： 윤보언 ,  정인권

IPC: H01L21/76

Abstract: 본 발명은 트렌치 필링 절연막의 CMP 평탄도 및 균일도를 향상시키는 반도체 장치의 트렌치 격리 형성 방법에 관한 것으로, 반도체 기판 상에 엑티브 영역 보호를 위한 식각 정지층을 형성하고, 상기 식각 정지층 및 반도체 기판의 일부를 식각 하여 트렌치를 형성한다. 상기 트렌치가 오버필 되도록 반도체 기판 전면에 트렌치 격리용 절연막을 형성하고, 상기 절연막 상에 저단차 영역의 절연막의 소모를 최소화하기 위한 마스크층을 형성한다. 상기 마스크층의 평탄화 식각 및 절연막의 평탄화 식각을 교대로 필요한 만큼 반복적으로 수행하여 트렌치 격리를 형성한다. 이와 같은 반도체 장치의 트렌치 격리 형성 방법에 의해서, 저단차 영역의 트렌치 필링 절연막의 소모를 최소화 할 수 있고, 따라서 트렌치 필링 절연막의 형성 두께를 줄일 수 있으며, 트렌치 필링 절연막의 CMP 평탄도 및 균일도를 향상시킬 수 있다.

公开(公告)号：KR1019990027890A

公开(公告)日：1999-04-15

申请号：KR1019970050420

申请日：1997-09-30

Applicant: 삼성전자주식회사

Inventor： 정인권 ,  김정엽

IPC: H01L21/302

Abstract: 반도체 장치의 절연막 평탄화 방법을 개시한다. 본 발명은, 하부 구조가 형성된 반도체 기판 상에 저단차 부분과 고단차 부분을 가지는 제1절연막을 형성한다. 이후에, 제1절연막의 고단차 부분을 노출시키는 마스크(mask)를 형성하여, 노출되는 제1절연막의 고단차 부분을 식각한다. 이어서, 고단차 부분이 식각된 제1절연막 상에 유동성 제2절연막을 형성한다. 이때, 유동성 제2절연막은 유기 SOG막, 무기 SOG막, 유동성 산화막 및 폴리머막(polymer layer) 등으로 형성된다. 다음에, 유동성 제2절연막을 치밀화시킨다. 즉, 유동성 제2절연막을 열처리하거나 전자 빔을 조사하여 큐어링(curing)시키는 방법으로, 유동성 제2절연막을 치밀화시킨다. 더하여, 유동성 제2절연막을 치밀화시키는 단계 이후에, 치밀화된 유동성 제2절연막의 전면을 에치백(etch back)하여 평탄화시키는 단계를 더 포함한다. 이때, 유동성 제2절연막을 대체하여 포토레지스트막(photoresist pattern)을 고단차 부분이 식각된 제1절연막 상에 형성할 수 있다. 이와 같이 형성되는 유동성 제2절연막 또는 포토레지스트막을 에치백 단계에서 평탄화시킨다.

公开(公告)号：KR1019980065993A

公开(公告)日：1998-10-15

申请号：KR1019970001294

申请日：1997-01-17

Applicant: 삼성전자주식회사

Inventor： 정인권

IPC: H01L21/304

Abstract: 본 발명에 개시된 CMP 장치 및 이를 이용한 CMP 방법은 연마 패드 브러시 또는 보조 패드 브러시를 더 구비하여 연마 패드에서 반도체 기판을 연마한 후에 연마 패드 브러시를 사용하여 연마 패드를 브러싱하는 것을 특징으로 한다. 또한, 보조 패드에서 반도체 기판을 크리닝 또는 보조 연마한 후에 보조 패드 브러시를 사용하여 보조 패드를 브러싱하는 것을 특징으로 한다. 본 발명에 의하면, CMP 공정 중에 반도체 기판의 표면에 스크래치가 생기는 것을 방지할 뿐만 아니라 반도체 기판의 표면이 불균일하게 연마되는 것을 방지할 수 있다.

公开(公告)号：KR1019980065748A

公开(公告)日：1998-10-15

申请号：KR1019970000861

申请日：1997-01-14

Applicant: 삼성전자주식회사

Inventor： 정인권 ,  김정엽

IPC: H01L21/28

Abstract: 반도체 소자의 금속 배선 형성방법에 대해 기재되어 있다. 이는, 절연막에 금속배선 형성을 위한 홈을 형성하는 공정, 홈이 형성되어 있는 절연막 전면에 장벽금속막을 형성하는 공정, 장벽금속막 상에 금속물질층을 형성하는 공정, 금속물질층 상에 점성을 갖는 물질을 그 표면이 평탄하도록 도포하는 공정, 에치백 공정을 행하여 점성을 갖는 물질은 완전히 제거함과 동시에 절연막이 노출되지 않을 정도로 점성을 갖는 물질과 금속물질층을 식각하는 공정 및 절연막이 노출될 때 까지 화학 물리적 폴리슁을 행하여 홈에만 금속물질층을 남김으로써 금속 배선을 형성하는 공정을 구비하여, 침식과 디슁이 없는 금속 배선을 형성할 수 있다.

公开(公告)号：KR1019980050500A

公开(公告)日：1998-09-15

申请号：KR1019960069325

申请日：1996-12-20

Applicant: 삼성전자주식회사

Inventor： 정인권

IPC: H01L21/28

Abstract: 본 발명은 반도체 소자의 콘택 플러그 형성 방법을 개시한다.
본 발명의 일 실시예는, 반도체 기판 상에 도전성 물질을 증착한 후 패터닝하여 배선층을 형성하는 제 1 단계; 상기 배선층이 형성된 반도체 기판 상에 절연 물질을 증착하여 절연막을 형성하는 제 2 단계; 상기 배선층의 표면이 노출되도록 상기 절연막을 식각하여 콘택 홀을 형성하는 제 3 단계; 상기 반도체 기판 전면에 저저항 금속, 이를 포함한 화합물 및 다결정 실리콘 중 어느 하나를 증착하여 물질층을 형성하는 제 4 단계; 상기 절연막이 노출되도록 상기 물질층을 과연마하는 제 5 단계; 및 연속하여(In-Situ) 상기 절연막을 연마하는 제 6 단계로 이루어진다. 본 발명의 다른 실시예는, 반도체 기판 상에 도전성 물질을 증착한 후 패터닝하여 배선층을 형성하는 제 1 단계; 상기 배선층이 형성된 반도체 기판 상에 절연 물질을 증착하여 제 1 절연막을 형성하는 제 2 단계; 상기 제 1 절연막의 함몰된 부분에 절연 물질을 채움으로써 제 2 절연막을 형성하는 제 3 단계; 상기 제 1 절연막과 제 2 절연막이 형성된 반도체 기판 상에 제 3 절연막을 형성하는 제 4 단계; 상기 배선층의 표면이 노출되도록 상기 제 3 절연막과 제 1 절연막을 식각하여 콘택 홀을 형성하는 제 5 단계; 상기 반도체 기판 전면에 저저항 금속, 이를 포함한 화합물 및 다결정 실리콘 중 어느 하나를 증착하여 물질층을 형성하는 제 6 단계; 상기 절연막이 노출되도록 상기 물질층을 과연마하는 제 7 단계; 및 연속하여(In-Situ) 상기 절연막을 연마하는 제 8 단계로 이루어진다. 즉, 물질층 연마와 절연막 연마를 동일한 장치에서 연속하여(in-situ) 진행함으로써 공정을 단순화할 수 있다.

公开(公告)号：KR1019980026059A

公开(公告)日：1998-07-15

申请号：KR1019960044384

申请日：1996-10-07

Applicant: 삼성전자주식회사

Inventor： 정인권 ,  김창규

IPC: H01L21/76

Abstract: 반도체 장치의 트렌치형 소자 분리 방법에 관하여 개시한다. 본 발명은 트렌치가 형성된 부분에 오목한 부분이 형성되지 않도록 필드 절연막을 필드 절연막 패턴으로 변형시킨 후 소자 분리막을 형성한다. 본 발명에 의하면 소자 분리막의 디슁 현상을 방지하여 반도체 장치의 전기적 특성의 열화를 방지할 수 있다.

公开(公告)号：KR1019970051844A

公开(公告)日：1997-07-29

申请号：KR1019950049698

申请日：1995-12-14

Applicant: 삼성전자주식회사

Inventor： 김정엽 ,  김민정 ,  부재필 ,  정인권 ,  배용국 ,  여정호

IPC: H01L21/027

Abstract: 본 발명에서는 반도체 기판에 형성된 절연층내에 트랜치를 형성하는 단계(A); 트랜치 내부에 도전성 플러그를 형성하는 단계(B); 상기 절연층과 상기 도전성 플러그간에 단차를 형성하는 단계(C)를 포함하는 것을 특징으로 하는 반도체 장치의 얼라인 키 패턴 형성방법을 제공한다. 본 발명에 의하면, 추가의 사진식각 공정 없이도 얼라인 키 패턴 영역에 단차를 형성함으로써 후속단계에서의 얼라인이 가능해진다.