公开(公告)号：KR1019970008210A

公开(公告)日：1997-02-24

申请号：KR1019950021048

申请日：1995-07-18

Applicant: 삼성전자주식회사

Inventor： 조욱래

IPC: G11C29/00

Abstract: 1. 청구 범위에 기재된 발명이 속한 기술 분야
반도체 메모리의 리던던시 디코더 회로.
2. 발명이 해결하려고 하는 기술적 과제
동작 지연시간을 줄일 수 있는 고속 리던던시 회로를 제공한다.
3. 발명의 해결방법의 요지
개선된 반도체 메모리의 리던던시 디코더 회로는 어드레스 입력부와; 전류 스위칭부와; 에미터 플로워와; 전류 오소스부를 가짐을 특징으로 한다.
4. 발명의 중요한 용도
반도체 메모리의 리던던시 디코더로서 적합하게 사용된다.

公开(公告)号：KR1020120100385A

公开(公告)日：2012-09-12

申请号：KR1020110019245

申请日：2011-03-04

Applicant: 삼성전자주식회사

Inventor： 정건옥 ,  김민수 ,  조욱래 ,  문대영 ,  이형욱

IPC: H03K3/037 ,  H03K3/356

CPC classification number: G01R31/318541 ,  H03K3/356121

Abstract: PURPOSE: A flip-flop and a semiconductor device including the same are provided to provide data at high speed by reducing a signal transmission path. CONSTITUTION: A first latch circuit(20) latches a data signal in response to a plurality of first control signals. The first latch circuit latches a scan input signal in response to a plurality of second control signals. A second latch circuit(30-1) latches signals outputted from the first latch circuit in response to complementary clock signals. The first latch circuit includes a first transmission circuit(21) reversing the data signal in response to the first control signals and a second transmission circuit(23) reversing the scan input signal in response to the second control signals. The first latch circuit includes a latch unit(25) latching either an output signal of the first transmission circuit or an output signal of the second transmission circuit in response to the first control signals and the second control signals.

Abstract translation: 目的：提供一种触发器和包括该触发器的半导体器件以通过减少信号传输路径来高速提供数据。 构成：响应于多个第一控制信号，第一锁存电路（20）锁存数据信号。 第一锁存电路响应于多个第二控制信号而锁存扫描输入信号。 第二锁存电路（30-1）响应互补时钟信号锁存从第一锁存电路输出的信号。 第一锁存电路包括响应于第一控制信号反转数据信号的第一传输电路（21）和响应于第二控制信号反转扫描输入信号的第二传输电路（23）。 第一锁存电路包括响应于第一控制信号和第二控制信号而锁存第一传输电路的输出信号或第二传输电路的输出信号的锁存单元（25）。

公开(公告)号：KR1020080046877A

公开(公告)日：2008-05-28

申请号：KR1020060116495

申请日：2006-11-23

Applicant: 삼성전자주식회사

Inventor： 윤홍구 ,  김동민 ,  김효창 ,  조욱래 ,  김철수

IPC: G11C29/00

Abstract: A short cycle wafer test device at wafer burn-in test and a method thereof are provided to improve the reliability of a semiconductor device by performing a number of write and read operations during one burn-in period provided by wafer burn-in equipment. A memory cell array(110) has memory cells arranged in rows and columns. A row selection circuit selects a row of the memory cell array in response to a row address. A data generation circuit generates write test data in response to an external control signal. A sense amplification and column selection circuit receives the test data in response to a column address, and writes the inputted test data into the memory cell array. A timing generation circuit generates an internal clock signal with shorter cycle than the cycle of an external clock signal in response to the external clock signal. An address generation circuit generates the row and column addresses in response to the internal clock signal. The address generation circuit increases the row address in order to select a next row after a series of write and read operations are performed for all memory cells of the selected row. The address generation circuit includes a column address generator, a detector and a row address generator.

Abstract translation: 提供晶片老化测试中的短周期晶片测试装置及其方法，以通过在由晶片老化设备提供的一个老化周期期间执行多个写入和读取操作来提高半导体器件的可靠性。 存储单元阵列（110）具有以行和列排列的存储单元。 行选择电路响应于行地址选择存储单元阵列的一行。 数据产生电路响应于外部控制信号产生写测试数据。 感测放大和列选择电路响应于列地址接收测试数据，并将输入的测试数据写入存储单元阵列。 定时产生电路响应于外部时钟信号产生周期比外部时钟信号周期短的内部时钟信号。 地址生成电路响应于内部时钟信号而生成行和列地址。 地址生成电路增加行地址，以便在对所选行的所有存储单元执行一系列写入和读取操作之后选择下一行。 地址生成电路包括列地址发生器，检测器和行地址发生器。

公开(公告)号：KR100819100B1

公开(公告)日：2008-04-03

申请号：KR1020070000890

申请日：2007-01-04

Applicant: 삼성전자주식회사

Inventor： 김남석 ,  유학수 ,  조욱래

IPC: G11C7/10 ,  G11C11/41

CPC classification number: G11C5/063 ,  G11C7/1051 ,  G11C7/1069 ,  G11C7/18 ,  G11C11/417

Abstract: A data line layout and a line driving method in a semiconductor memory device are provided to minimize or reduce line loading of a data output path by providing efficient layout for data lines. Lower data lines are connected to the rear of a sense amplifier. Upper data lines are arranged to form a higher hierarchy for the lower data lines, and are connected to the front of a data latch(60). A dynamic CMOS logic type data line driver(100-103) is connected between the lower data lines and the upper data lines, and drives the upper data line by performing OR operation for the output of the lower data lines. The data line driver has at least four inputs.

Abstract translation: 提供半导体存储器件中的数据线布局和线驱动方法，通过提供数据线的有效布局来最小化或减少数据输出路径的线路负载。 较低的数据线连接到读出放大器的后部。 上部数据线被布置成为下部数据线形成较高层级，并且连接到数据锁存器（60）的前部。 动态CMOS逻辑类型数据线驱动器（100-103）连接在下数据线和上数据线之间，并通过对低数据线的输出执行OR运算来驱动上数据线。 数据线驱动器至少有四个输入。

公开(公告)号：KR100745368B1

公开(公告)日：2007-08-02

申请号：KR1020050111566

申请日：2005-11-22

Applicant: 삼성전자주식회사

Inventor： 김남석 ,  이종철 ,  유학수 ,  조욱래

IPC: G11C7/18

Abstract: A semiconductor memory device having an advanced data input/output path is provided to prevent the degradation of operation speed due to loads of peripheral circuits connected to a bit line, and to reduce chip size by reducing the number of column pass gates. In a semiconductor memory device having a data input/output path, a first and a second memory cell cluster(MCC1,MCC2) are divided in operation while sharing an equal bit line pair of the data input/output path. A third and a fourth memory cell cluster(MCC3,MCC4) are connected to a word line connected to the first and the second memory cell cluster, and are divided in operation while sharing a bit line pair different from the bit line pair. A column pass gate(84) switches one of the bit line pairs connected to the four memory cell clusters to a common sense amplifier in response to a column selection signal, in order to constitute the data input/output path.

Abstract translation: 提供具有高级数据输入/输出路径的半导体存储器件以防止由于连接到位线的外围电路的负载而引起的操作速度的降低，并且通过减少列通过门的数量来减小芯片尺寸。 在具有数据输入/输出路径的半导体存储器件中，第一和第二存储器单元簇（MCC1，MCC2）在共享数据输入/输出路径的等位线对的同时被分开。 第三和第四存储器单元簇（MCC3，MCC4）连接到连接到第一和第二存储器单元簇的字线，并且在共享与位线对不同的位线对的同时被分开操作。 为了构成数据输入/输出路径，列通过门（84）响应于列选择信号将连接到四个存储器单元簇的位线对中的一个切换到公共读出放大器。

公开(公告)号：KR100665850B1

公开(公告)日：2007-01-09

申请号：KR1020050066574

申请日：2005-07-22

Applicant: 삼성전자주식회사

Inventor： 양향자 ,  박수진 ,  조욱래 ,  김성훈

IPC: H01L21/336

CPC classification number: H01L27/0203 ,  H01L21/823418 ,  H01L21/823481

Abstract: A layout structure of MOS transistors for a high integrated semiconductor memory device and a layout method thereof are provided to reduce stress influence of a shallow trench isolation by preventing drain or source regions of a first group MOS transistors from being contacted to an edge of the shallow trench isolation in a length direction. First group MOS transistors(PM1,PM2,PM3,PM4,PM5) and second group MOS transistors(DP1,DP2,DP3,DP4) are provided on an active region(AC1) which is isolated by a shallow trench isolation. The first group MOS transistors have first drain and source regions arranged in parallel. The second group MOS transistors are arranged between the first group MOS transistors and an edge of the active region. The second group MOS transistors have second drain and source regions. The first drain or the source regions are prevented from being contacted to an edge of the shallow trench isolation in a length direction.

Abstract translation: 提供了用于高集成半导体存储器件的MOS晶体管的布局结构及其布局方法，以通过防止第一组MOS晶体管的漏极或源极区域与浅层沟槽隔离层的边缘接触来减小浅沟槽隔离的应力影响 沟槽隔离长度方向。 第一组MOS晶体管（PM1，PM2，PM3，PM4，PM5）和第二组MOS晶体管（DP1，DP2，DP3，DP4）设置在通过浅沟槽隔离隔离的有源区（AC1）上。 第一组MOS晶体管具有平行布置的第一漏极和源极区域。 第二组MOS晶体管布置在第一组MOS晶体管和有源区的边缘之间。 第二组MOS晶体管具有第二漏极和源极区域。 防止第一漏极或源极区域在长度方向上与浅沟槽隔离件的边缘接触。

公开(公告)号：KR100655083B1

公开(公告)日：2006-12-08

申请号：KR1020050039153

申请日：2005-05-11

Applicant: 삼성전자주식회사

Inventor： 김태형 ,  권지석 ,  조욱래

IPC: G11C7/00

CPC classification number: H03K19/0005

Abstract: 본 발명은 해상도를 증가시킴이 없이도 풀업과 풀다운 간의 저항 미스매치를 줄일 수 있는 반도체 장치에서의 임피던스 콘트롤 회로를 개시한다. 본 발명에 따른 임피던스 콘트롤 회로는, 외부 설정저항과 풀업 트랜지스터 어레이간에 연결된 검출 패드로 제1 출력값을 생성하고, 풀업 제어코드 데이터 및 풀다운 제어코드 데이터에 응답하여 풀업 및 풀다운 트랜지스터 어레이 간에 공통 접속된 저항 디바이더 단으로 제2 출력값을 출력하는 임피던스 검출부와; 상기 임피던스 검출부의 상기 풀업 및 풀다운 트랜지스터 어레이와 동일한 트랜지스터 어레이를 가지며, 상기 풀업 및 풀다운 제어코드 데이터의 양자화 에러를 보상하기 위하여 상기 트랜지스터 어레이에 추가로 연결된 보상 유닛을 갖는 출력 드라이버와; 상기 임피던스 검출부의 상기 제1 출력값 및 상기 제2 출력값이 설정된 기준값과 동일한 값으로 되도록 하기 위해 비교 및 카운팅 동작을 행하여 상기 풀업 및 풀다운 제어코드 데이터를 생성하는 임피던스 제어부를 구비한다. 본 발명에 따르면, 풀업과 풀다운 간의 저항 미스매치가 디지털 콘트롤 해상도의 절반으로 줄어들게 되므로, 전송에러나 리시버의 셋업/홀드 윈도우에 미치는 영향이 대폭적으로 줄어든다.
반도체 장치, 임피던스 매칭, 풀업 및 풀다운 임피던스, 양자화 에러

公开(公告)号：KR100488538B1

公开(公告)日：2005-09-02

申请号：KR1019980023111

申请日：1998-06-19

Applicant: 삼성전자주식회사

Inventor： 조욱래

IPC: G11C11/34

Abstract: 본 발명은 임피던스 조정회로를 구비한 반도체 장치를 공개한다. 그 장치는 복수개의 신호선들로 구성되는 버스와 연결되어 사용되는 반도체 장치에 있어서, 신호선들의 임피던스에 대응하는 저항과 연결된 제1 패드, 신호선들에 각각 연결되어 데이터 신호들을 상기 신호선들을 통하여 각각 출력하는 복수개의 제2패드들, 제1코드 신호에 응답하여 제1 패드로 가변 가능한 양의 전류를 공급하는 전류원, 제1패드상의 전압과 비교 기준전압을 비교하여 두 전압들이 서로 상이할 때 제1제어신호를 발생하는 제1비교기, 제1제어신호에 응답하여 제1코드 신호를 발생하는 제1코드 신호 발생부, 제1코드 신호 및 제2코드 신호에 응답하여 기준전압을 발생하기 위한 기준전압 발생부, 상기 기준전압 발생부에서 발생되는 기준전압과 비교기준전압을 비교하여 두 전압들이 서로 상이할 때 제2제어신호를 발생하기 위한 제2비교기 , 제2제어신호에 응답하여 제2코드 신호를 발생하는 제2코드 신호 발생부, 및 제1코드 신호 및 제2코드 신호에 응답하여 복수개의 제2패드들과 각각 연결된 신호선들 상에 출력 데이터 신호들을 각각 출력하는 복수개의 데이터 구동기들로 구성되어 있다. 또한, 데이터 구동기의 풀업 트랜지스터와 풀다운 트랜지스터를 제어하는 제어신호를 각각 발생함으로써 공정 변화에 둔감하게 된다.

公开(公告)号：KR1020050072895A

公开(公告)日：2005-07-12

申请号：KR1020040000860

申请日：2004-01-07

Applicant: 삼성전자주식회사

Inventor： 김남석 ,  윤용진 ,  조욱래

IPC: G11C11/40

CPC classification number: H03L7/0812 ,  H03K5/133 ,  H03K5/135

Abstract: 본 발명은 정확한 동기를 위한 내부 클럭 발생장치에 관한 것으로, 본 발명에 따른 내부 클럭 발생장치는, 제1기준 클럭 신호를 출력하는 입력 버퍼 회로와; 상기 제1기준 클럭 신호를 지연시켜 출력하는 딜레이 보상회로와; 지연된 클럭 신호를 정방향으로 순차적으로 지연시켜 지연 클럭 신호들을 각각 출력하는 정방향 딜레이 어레이와; 상기 제1기준 클럭 신호에 응답하여 발생된 제2기준 클럭 신호를 인가하는 복수 개의 로컬 클럭 드라이버들과; 제2기준 클럭 신호와 동기된 지연 클럭 신호를 검출하여 출력하는 미러 제어 회로와; 상기 미러 제어 회로에 의해서 검출되어 출력된 상기 지연 클럭 신호를 역방향으로 순차적으로 지연시켜 지연 클럭 신호를 출력하는 역방향 딜레이 어레이와; 상기 역방향 딜레이 어레이의 지연 클럭 신호를 버퍼링하여 내부 클럭 신호를 발생시키는 출력 버퍼 회로를 구비한다. 본 발명에 따르면, 기준 클럭신호의 지연 및 왜곡을 최소화하여 정확히 외부 클럭 신호와 동기되는 내부 클럭 신호가 발생된다.

公开(公告)号：KR100487526B1

公开(公告)日：2005-05-03

申请号：KR1020020028481

申请日：2002-05-22

Applicant: 삼성전자주식회사

Inventor： 김태형 ,  조욱래 ,  김남석

IPC: G11C11/401

CPC classification number: G11C7/1057 ,  G11C7/1051 ,  G11C2207/105

Abstract: 반도체 장치는 병렬로 연결된 트랜지스터들을 갖는 출력 버퍼, 외부 저항과 연결된 연결 단자 그리고 상기 연결 단자 및 출력 버퍼와 연결되고, 상기 외부 저항에 따라서 상기 출력 버퍼의 임피던스를 조절하는 출력 임피던스 제어 유닛을 포함한다. 출력 임피던스 제어 유닛은, 상기 연결 단자와 연결된 제 1 트랜지스터, 상기 연결 단자로 정전류를 공급하는 제 1 정전류원, 상기 제 1 트랜지스터의 게이트와 연결되고, 상기 연결 단자를 미리 설정된 전압 레벨로 설정하기 위해서 상기 제 1 트랜지스터의 게이트의 레벨을 제어하는 제 1 레벨 컨트롤러, 상기 제 1 트랜지스터의 게이트와 연결된 게이트와 상기 제 1 트랜지스터의 소스와 연결된 소스를 갖는 제 2 트랜지스터, 상기 제 2 트랜지스터와 연결되고, 상기 출력 버퍼 트랜지스터들에 대응하는 제 1 더미 트랜지스터 그룹, 상기 제 1 더미 트랜지스터 그룹으로 정전류를 공급하는 제 2 정전류원, 상기 제 2 트랜지스터와 상기 제 1 더미 트랜지스터 그룹과 연결되고, 상기 제 2 트랜지스터와 상기 제 1 더미 트랜지스터 그룹 사이의 연결 노드의 레벨이 � �리 설정된 전압 레벨과 동일하도록 상기 제 1 더미 트랜지스터 그룹을 제어하는 제 1 컨트롤러 그리고 상기 제 1 컨트롤러에 의해서 수행되는 상기 제어에 따라 상기 출력 버퍼의 트랜지스터들을 제어하는 제 2 컨트롤러를 포함한다.