公开(公告)号：KR1020040025484A

公开(公告)日：2004-03-24

申请号：KR1020020057462

申请日：2002-09-19

Applicant: 삼성전자주식회사

Inventor： 이주원 ,  추강수 ,  박재언 ,  양종호

IPC: H01L21/28

CPC classification number: H01L27/10888 ,  H01L23/5283 ,  H01L27/10891 ,  H01L2924/0002 ,  H01L2924/00

Abstract: PURPOSE: An electrode interconnection structure of a semiconductor device with fine line-width and a method for forming the same are provided to be capable of preventing the loss of an electrode line. CONSTITUTION: An electrode interconnection structure includes a semiconductor substrate(100) and an electrode line(130). The electrode line(130) further includes the first interconnection part(120a) used as an electrode substantially, the second interconnection part(120b) with an axially sloped cross-section spaced apart from the first interconnection part, and an insulating plug(127) formed between the first and second interconnection part(120a,120b).

Abstract translation: 目的：提供具有细线宽度的半导体器件的电极互连结构及其形成方法，以能够防止电极线的损失。 构成：电极互连结构包括半导体衬底（100）和电极线（130）。 电极线（130）还包括基本上用作电极的第一互连部分（120a），具有与第一互连部分间隔开的轴向倾斜横截面的第二互连部分（120b）以及绝缘插头（127） 形成在第一和第二互连部分（120a，120b）之间。

公开(公告)号：KR1020040023297A

公开(公告)日：2004-03-18

申请号：KR1020020055005

申请日：2002-09-11

Applicant: 삼성전자주식회사

Inventor： 추강수 ,  이주원 ,  박재언 ,  양종호

IPC: H01L21/28

CPC classification number: H01L21/76897 ,  H01L21/31111 ,  H01L21/31116

Abstract: PURPOSE: A semiconductor device using an etch stop layer as a nitride layer formed by a low temperature atomic layer deposition(ALD) method is provided to avoid a recess in a semiconductor substrate or prevent etch damage to the substrate by using a layer made of a different material as an etch stop layer. CONSTITUTION: A semiconductor substrate(100) is prepared in which a pad oxide layer is formed. A gate pattern(110) whose uppermost layer and gate spacer(108) are made of the first nitride layer by a low pressure chemical vapor deposition(LPCVD) method is formed on the semiconductor substrate. An etch stop layer(120) is made of the second nitride layer formed at a low temperature by an ALD method, covering the semiconductor substrate and the gate pattern by a blanket method. An interlayer dielectric(130) is formed on the etch stop layer.

Abstract translation: 目的：提供使用通过低温原子层沉积（ALD）方法形成的蚀刻停止层作为氮化物层的半导体器件，以避免半导体衬底中的凹陷或通过使用由 不同的材料作为蚀刻停止层。 构成：制备其中形成衬垫氧化物层的半导体衬底（100）。 通过低压化学气相沉积（LPCVD）方法，在半导体衬底上形成其最上层和栅极间隔物（108）由第一氮化物层制成的栅极图案（110）。 蚀刻停止层（120）由通过ALD方法在低温下形成的第二氮化物层制成，通过覆盖方法覆盖半导体衬底和栅极图案。 在蚀刻停止层上形成层间电介质（130）。

公开(公告)号：KR100255663B1

公开(公告)日：2000-05-01

申请号：KR1019970067744

申请日：1997-12-11

Applicant: 삼성전자주식회사

Inventor： 추강수 ,  김동윤

IPC: H01L21/306

CPC classification number: H01L21/32136 ,  H01L21/32139

Abstract: PURPOSE: A method for etching an aluminium thin film and a method for forming a metal line of a semiconductor device are provided to form a metal line by using a method for etching an aluminium layer. CONSTITUTION: A metal line(30) is formed on a semiconductor substrate(10). A mask layer(50) for patterning the metal line(30) is formed on the metal line(30). A photoresist pattern is formed on the mask layer(50). The mask layer(50) is patterned by using the photoresist pattern as an etching mask. The Photoresist pattern is removed therefrom. The metal line(30) is patterned by using the mask layer(50) and an etching gas including a carbon.

Abstract translation: 目的：提供一种用于蚀刻铝薄膜的方法和用于形成半导体器件的金属线的方法，以通过使用蚀刻铝层的方法形成金属线。 构成：在半导体衬底（10）上形成金属线（30）。 在金属线（30）上形成用于图案化金属线（30）的掩模层（50）。 在掩模层（50）上形成光刻胶图形。 通过使用光致抗蚀剂图案作为蚀刻掩模来对掩模层（50）进行图案化。 光刻胶图案从中去除。 通过使用掩模层（50）和包括碳的蚀刻气体对金属线（30）进行构图。

公开(公告)号：KR1019990048917A

公开(公告)日：1999-07-05

申请号：KR1019970067744

申请日：1997-12-11

Applicant: 삼성전자주식회사

Inventor： 추강수 ,  김동윤

IPC: H01L21/306

Abstract: 하드 마스크를 이용하여 양호한 프로파일을 갖도록 알루미늄막을 식각하는 방법과 이를 이용하여 금속 배선층을 형성하는 방법에 대해 기재되어 있다. 이 알 루미늄막의 식각방법은, 반도체기판 상에 알루미늄막을 형성하는 단계와, 알루미늄막 상에 하드 마스크 패턴을 형성하는 단계와, 하드 마스크와 불소함유 가스를 포함하는 식각 가스를 이용하여 알루미늄막을 식각하는 단계를 포함하여 이루어진다.

公开(公告)号：KR100801706B1

公开(公告)日：2008-02-11

申请号：KR1020060104118

申请日：2006-10-25

Applicant: 삼성전자주식회사

Inventor： 강성건 ,  추강수

IPC: H01L21/336

CPC classification number: H01L21/823462 ,  H01L27/105 ,  H01L27/108

Abstract: A fabrication method of a semiconductor device having a multi-gate dielectric layer and a semiconductor device fabricated thereby are provided to enhance reliability by preventing generation of a hump and a reverse narrow width effect. An isolation layer is formed on a semiconductor substrate in order to define a first and second active regions(S100). A protective layer is formed on the semiconductor substrate having the isolation layer(S110). A first patterning process for forming a first opening is performed to form a first protective pattern between the first active region and the isolation layer(S120). A first dielectric layer is formed on the exposed part of the first active region(S130). A second patterning process for forming a second opening is performed to form a second protective pattern between the second active region and the isolation layer(S140). A second dielectric layer is formed on the exposed part of the second active region(S150).

Abstract translation: 提供具有多栅极电介质层的半导体器件和由其制造的半导体器件的制造方法，以通过防止产生隆起和反向窄宽度效应来提高可靠性。 为了限定第一和第二有源区域，在半导体衬底上形成隔离层（S100）。 在具有隔离层的半导体衬底上形成保护层（S110）。 执行用于形成第一开口的第一图案化工艺以在第一有源区和隔离层之间形成第一保护图案（S120）。 第一电介质层形成在第一有源区的暴露部分上（S130）。 执行用于形成第二开口的第二图案化工艺以在第二有源区和隔离层之间形成第二保护图案（S140）。 第二电介质层形成在第二有源区的暴露部分上（S150）。

公开(公告)号：KR100666955B1

公开(公告)日：2007-01-10

申请号：KR1020050018345

申请日：2005-03-04

Applicant: 삼성전자주식회사

Inventor： 민재식 ,  하용웅 ,  추강수

IPC: B41J2/05

Abstract: 본 발명은 잉크젯 프린터 헤드에 관한 것으로, 본 발명의 잉크젯 프린터 헤드는 잉크 피드홀이 형성된 기판과, 상기 기판 상의 상기 잉크 피드홀의 주변에 형성된 층간 절연층과, 상기 층간 절연층 상에 금속으로 된 적어도 하나이상의 금속층과, 상기 잉크 피드홀과 상기 금속층 사이에 형성되어 상기 잉크 피드홀의 잉크로부터 습기가 상기 금속층으로 전달되는 것을 방지하는 흡습방지부를 구비한 것으로, 본 발명에 따른 잉크젯 프린터 헤드 및 그 제조방법은 흡습성을 갖는 층으로부터 잉크의 습기가 금속배선층, 로직영역 또는 압력구동부로 침투하는 것을 차단할 수 있기 때문에, 층간 박리, 전기적 쇼트, 회로의 오동작 및 금속배선층 부식과 같은 불량이 발생되는 것을 방지할 수 있게 되고, 이에 따라 헤드의 수명 및 신뢰성을 향상시킬 수 있을 뿐만 아니라, 잉크젯 프린터 헤드의 생산 수율증가로 생산성 증대 및 제조단가를 절감시킬 수 있게 된다.

公开(公告)号：KR100564609B1

公开(公告)日：2006-03-29

申请号：KR1020040007104

申请日：2004-02-04

Applicant: 삼성전자주식회사

Inventor： 박재언 ,  추강수 ,  이주원 ,  양종호

IPC: H01L21/205

Abstract: ALD 방법에 의하여 이산화실리콘막을 형성하는 데 있어서 할로겐 원소 또는 -NCO기로 치환된 실록산 화합물을 Si 소스로 사용한다. 본 발명에 따른 이산화실리콘막 형성 방법에서는 치환된 실록산 화합물로 이루어지는 제1 반응물을 기판상에 공급하여 상기 제1 반응물의 화학흡착층을 형성한다. 또한, 제2 반응물을 상기 화학흡착층 위에 공급하여 상기 화학흡착층과 상기 제2 반응물을 화학 반응시킴으로써 기판상에 이산화실리콘막을 형성한다.
실록산 화합물, ALD, 헥사클로로디실록산, 이산화실리콘막

公开(公告)号：KR100549003B1

公开(公告)日：2006-02-02

申请号：KR1020040007363

申请日：2004-02-04

Applicant: 삼성전자주식회사

Inventor： 원석준 ,  추강수 ,  김원홍

IPC: H01G5/16

CPC classification number: H01G5/0136 ,  H01G5/14 ,  H01G5/145 ,  H01G5/18

Abstract: 넓은 튜닝 범위를 갖는 MEMS 튜너블 커패시터 및 그것을 제조하는 방법이 개시된다. 상기 MEMS 튜너블 커패시터는 기판 상부의 동일레벨에 빗살(teeth of a comb) 모양으로 배열된 복수개의 고정플레이트들을 포함한다. 상기 복수개의 고정플레이트들은 서로 전기적으로 연결된다. 커패시터 유전막이 상기 복수개의 고정플레이트들을 덮는다. 한편, 상기 유전막으로부터 이격되어 상기 복수개의 고정플레이트들 상부에 이동플레이트 구조체가 위치한다. 상기 이동플레이트 구조체는 상기 고정플레이트들 각각에 대응되도록 배열된 이동플레이트들을 포함한다. 이에 더하여, 스프링 구조체가 상기 이동플레이트 구조체에 연결된다. 상기 스프링 구조체는 상기 이동플레이트 구조체가 수평 방향으로 이동할 수 있도록 연결된다. 한편, 지지부가 상기 기판 상에 고정되어 상기 스프링 구조체을 지지한다.
멤스(microelectromechanical system; MEMS), 튜너블 커패시터(tunable capacitor), 고정플레이트(fixed plate), 이동플레이트(movable plate), 스프링 구조체(spring structure), 지지부(supporter)

公开(公告)号：KR1020050079191A

公开(公告)日：2005-08-09

申请号：KR1020040007363

申请日：2004-02-04

Applicant: 삼성전자주식회사

Inventor： 원석준 ,  추강수 ,  김원홍

IPC: H01G5/16

CPC classification number: H01G5/0136 ,  H01G5/14 ,  H01G5/145 ,  H01G5/18

Abstract: 넓은 튜닝 범위를 갖는 MEMS 튜너블 커패시터 및 그것을 제조하는 방법이 개시된다. 상기 MEMS 튜너블 커패시터는 기판 상부의 동일레벨에 빗살(teeth of a comb) 모양으로 배열된 복수개의 고정플레이트들을 포함한다. 상기 복수개의 고정플레이트들은 서로 전기적으로 연결된다. 커패시터 유전막이 상기 복수개의 고정플레이트들을 덮는다. 한편, 상기 유전막으로부터 이격되어 상기 복수개의 고정플레이트들 상부에 이동플레이트 구조체가 위치한다. 상기 이동플레이트 구조체는 상기 고정플레이트들 각각에 대응되도록 배열된 이동플레이트들을 포함한다. 이에 더하여, 스프링 구조체가 상기 이동플레이트 구조체에 연결된다. 상기 스프링 구조체는 상기 이동플레이트 구조체가 수평 방향으로 이동할 수 있도록 연결된다. 한편, 지지부가 상기 기판 상에 고정되어 상기 스프링 구조체을 지지한다.

公开(公告)号：KR100505676B1

公开(公告)日：2005-08-03

申请号：KR1020030014779

申请日：2003-03-10

Applicant: 삼성전자주식회사

Inventor： 박재언 ,  추강수 ,  이주원 ,  양종호

IPC: H01L21/8238

CPC classification number: H01L21/823814

Abstract: 포토리소그래피 공정에 의한 마스크 패터닝 횟수가 감소된 LDD 구조를 가지는 반도체 소자 제조 방법에 관하여 개시한다. 본 발명에 따른 반도체 소자 제조 방법에서는 반도체 기판에 LDD 영역을 형성하기 위하여 게이트 전극의 측벽이 노출된 상태에서 게이트 전극을 마스크로 하여 반도체 기판에 저농도의 불순물 이온을 주입한다. 소스/드레인 영역을 형성하기 위하여 게이트 전극의 상면 및 측벽과 반도체 기판의 상면을 각각 균일한 두께로 덮는 희생 마스킹층을 마스크로 하여 상기 반도체 기판에 고농도의 불순물 이온을 주입한다. 고농도의 불순물 이온 주입 단계는 저농도의 불순물 이온 주입 단계 전 또는 그 후에 행할 수 있다. CMOS 트랜지스터를 제조하는 데 있어서 n채널 트랜지스터 영역 및 p채널 트랜지스터 영역에서 각각 소스/드레인 영역을 형성을 위한 고농도 불순물 이온주입 마스크로서 별도의 마스크 패턴을 형성하지 않으므로 마스크 패터닝 횟수가 줄어들어 공정 단가를 낮출 수 있다.