公开(公告)号：KR100191770B1

公开(公告)日：1999-07-01

申请号：KR1019950049820

申请日：1995-12-14

Applicant: 삼성전자주식회사

Inventor： 한준호

IPC: H01L29/40

Abstract: 게이트폴리층의 노출을 방지하기 위해 폴리사이드 구조의 측벽에 2중 스페이서가 형성된 반도체소자 및 그 제조방법이 개시되어 있다.
본 발명은 반도체기판상에 게이트절연층을 개재하여 게이트폴리층과 금속실리사이드층이 패턴화되어 이루어지는 폴리사이드구조를 갖는 반도체소자에서 상기 폴리사이드 구조의 측벽을 따라 제1산화막 스페이서와 제2산화막 스페이서가 수직으로 연이어 형성되어 있으며, 이를 제조하는 방법이다.
따라서, 후속공정에 의해 금속실리사이드층의 리프팅이 방지되어 소자의 신뢰성이향상되고, 소자의 미세화를 촉진시키는 효과가 있다.

公开(公告)号：KR1019990030571A

公开(公告)日：1999-05-06

申请号：KR1019970050826

申请日：1997-10-01

Applicant: 삼성전자주식회사

Inventor： 한준호

IPC: G06F1/00

Abstract: 본 발명은 충전 가능한 배터리의 제어장치에 관한 것으로, 접속된 배터리의 종류를 감지하여 접속된 배터리에 해당되는 제어를 수행하는 배터리 자동선택 제어방법에 관한 것으로, 배터리(160) 장착시 마이컴(450)은 선택스위칭부(600)를 제어하여 상기 배터리(160)의 종류를 판단하고, 상기 배터리가 스마트형 배터리인 경우 상기 배터리(160)와 SMBUS(400)와 연계되는 패스를 연결하여 해당되는 배터리 제어를 수행할 수 있으며, 상기 배터리(160)가 더미형 배터리인 경우 상기 SMBUS(400)와 연계되는 패스를 차단하여 상기 마이컴(450)과 SMBUS 디바이스(300)와 정상적인 통신이 가능하다.

公开(公告)号：KR100178615B1

公开(公告)日：1999-04-15

申请号：KR1019950049330

申请日：1995-12-13

Applicant: 삼성전자주식회사

Inventor： 정민제 ,  한준호

IPC: H01L21/3065

Abstract: 게이트 폴리 구조를 갖는 반도체소자의 패턴 형성방법이 개시되어 있다.
본 발명의 패턴 형성방법은, 반도체기판 위에 제1폴리실리콘층, 금속실리사이드층, 제2폴리실리콘층 및 포토레지스트층을 차례로 적충하는 단계, 상기 포토레지스트층을 노광, 현상하여 포토레지스트 패턴을 형성하는 단계, 상기 포토레지스트 패턴을 식각마스크로 하여 상기 제2폴리실리콘층을 식각하여 제2폴리실리콘 패턴을 형성하는 단계, 상기 포토레지스트 패턴을 제거하는 단계, 상기 제2폴리실리콘 패턴을 식각마스크로 하여 상기 금속실리사이드층을 식각하여 금속실리사이드 패턴을 형성하는 단계 및 상기 금속실리사이드 패턴을 식각마스로 하여 상기 제1폴리실리콘층을 식각하는 단계를 구비하여 이루어진다.
따라서, 로딩효과가 감소하여 충분한 공정마진을 확보할 수 있으며, 양호한 형상의 게이트 패턴을 얻을 수 있다는 효과가 있다.

公开(公告)号：KR1019970077202A

公开(公告)日：1997-12-12

申请号：KR1019960016222

申请日：1996-05-15

Applicant: 삼성전자주식회사

Inventor： 한준호

IPC: H01L21/28

Abstract: 본 발명은 반도체소자의 콘택 형성 공정에 있어서, 콘택 건식식각공정시 발생하는 패턴 임계치수의 오차를 보정하기 위한 콘택 형성 방법에 관한 것이다.
본 발명은 콘택 건식식각공정 전에 PR 마스크를 필요한 양만큼 추가적으로 제거하는 공정을 진행함으로써 이루어진다.
따라서, 본 발명의 반도체소자의 콘택 형성 방법은 콘택 패턴의 정확도 및 정밀도를 향상시켜 반도체소자의 신뢰성을 확보할 수 있는 효과가 있다.

公开(公告)号：KR1019970054327A

公开(公告)日：1997-07-31

申请号：KR1019950049820

申请日：1995-12-14

Applicant: 삼성전자주식회사

Inventor： 한준호

IPC: H01L29/40

Abstract: 게이트폴리층의 노출을 방지하기 위해 폴리사이드 구조의 측벽에 2중 스페이서가 형성된 반도체소자 및 그 제조방법이 개시되어 있다.
본 발명은 반도체기판상에 게이트절연층을 개재하여 게이트폴리층과 금속실리사이드층이 패턴화되어 이루어지는 폴리사이드 구조를 갖는 반도체소자에서 상기 폴리사이드 구조의 측벽을 따라 제1산화막 스페이서와 제2산화막 스페이서가 수직으로 연이어 형성되어 있으며, 이를 제조하는 방법이다.
따라서, 후속공정에 의해 금속실리사이드층의 리프팅이 방지되어 소자의 신뢰성이 향상되고, 소자의 미세화를 촉진시키는 효과가 있다.

公开(公告)号：KR1019970052761A

公开(公告)日：1997-07-29

申请号：KR1019950049330

申请日：1995-12-13

Applicant: 삼성전자주식회사

Inventor： 정민제 ,  한준호

IPC: H01L21/3065

Abstract: 게이트 폴리 구조를 갖는 반도체소자 패턴 형성방법이 개시되어 있다.
본 발명의 패턴 형성방법은, 반도체 기판 위에 제1폴리실리콘층, 금속실리사이드층, 제1폴리실리콘층 및 포토레지스트층을 차례로 적층하는 단계, 상기 포토레지스트층을 노광, 현상하여 포토레지스트 패턴을 형성하는 단계, 상기 포토레지스트 패턴을 식각마스크로 하여 상기 제2폴리실리콘층을 식각하여 제2폴리실리콘 패턴을 형성하는 단계, 상기 포토레지스트 패턴을 제거하는 단계, 상기 제2폴리실리콘 패턴을 식각마스크로 하여 상기 금속실리사이드층을 식각하여 금속실리사이드 패턴을 형성하는 단계 및 금속실리사이드 패턴을 식각마스크로 하여 상기 제1폴리실리콘층을 식각하는 단계를 구비하여 이루어진다.
따라서, 로딩효과가 감소하여 충분한 공정마진을 확보할 수 있으며, 양호한 형상의 게이트 패턴을 얻을 수 있다는 효과가 있다.