公开(公告)号：KR1020170098472A

公开(公告)日：2017-08-30

申请号：KR1020160020412

申请日：2016-02-22

Applicant: 세종대학교산학협력단

Inventor： 박기호 ,  기민관 ,  선현수

IPC: G06F1/32

Abstract: 본발명은적어도하나이상의코어, 코어에서실행되는응용의요구성능정보에기초하여, 코어의구동을위한동작모드를결정하는동작모드선택부및 결정된동작모드에해당하는전압및 주파수를갖는전원을코어에공급하는구동부를포함한다. 이때, 동작모드선택부는응용에대하여미리정의된프로파일정보에기초하여요구성능정보를특정하는것이고, 요구성능정보는코어의구동에필요한전압또는주파수에대한정보를포함한다.

公开(公告)号：KR101502998B1

公开(公告)日：2015-03-18

申请号：KR1020140001464

申请日：2014-01-06

Applicant: 세종대학교산학협력단

Inventor： 박기호

IPC: G06F12/00

Abstract: 메모리 시스템은 복수의 계층의 메모리를 포함하는 하는 것으로, 상위 메모리 계층, 상기 상위 메모리 계층 하위에 배치되고, 비휘발성 메모리로 이루어진 제 1 서브 메모리와 휘발성 메모리로 이루어진 제 2 서브 메모리를 병렬구조로 포함하는 중간 메모리 계층, 및 상기 상위 메모리 계층 및 중간 메모리 계층의 동작을 제어하는 메모리 관리 유닛을 포함하되, 상기 중간 메모리 계층은 상기 상위 메모리 계층에 의하여 참조되는 것이고, 상기 메모리 관리 유닛은 상기 메모리 시스템을 포함하는 사용자 단말의 일반 모드 동작시에 상기 제 2 서브 메모리에 저장된 데이터들 중 소정의 조건에 해당하는 데이터를 상기 제 1 서브 메모리에 미리 저장시킨다.

公开(公告)号：KR101298171B1

公开(公告)日：2013-08-26

申请号：KR1020110087509

申请日：2011-08-31

Applicant: 세종대학교산학협력단

Inventor： 박기호

IPC: G06F12/00

CPC classification number: G06F12/0815 ,  G06F12/0802 ,  G06F12/12 ,  G06F12/126 ,  Y02D10/13

Abstract: 메모리 시스템은 복수의 계층의 메모리를 포함하는 하는 것으로, 상위 메모리 계층, 저장 장치 계층, 상기 상위 메모리 계층 및 저장 장치 계층 사이에 배치되고, 비휘발성 메모리로 이루어진 제 1 서브 메모리와 휘발성 메모리로 이루어진 제 2 서브 메모리를 병렬구조로 포함하는 중간 메모리 계층 및 상기 상위 메모리 계층, 중간 메모리 계층 및 저장 장치 계층의 동작을 제어하는 메모리 관리 유닛을 포함하되, 상기 중간 메모리 계층 및 저장 장치 계층은 상기 상위 메모리 계층에 의하여 참조되는 것이고, 상기 메모리 관리 유닛은 상기 메모리 시스템을 포함하는 사용자 단말의 일반 모드 동작시에 상기 제 2 서브 메모리에 저장된 데이터들 중 소정의 조건에 해당하는 데이터를 상기 제 1 서브 메모리에 미리 저장시킨다.

Abstract translation: 提供具有多个存储器层的存储器系统。 存储器系统包括上部存储器层和中间存储器层，该存储器层包括由非易失性存储器构成的第一子存储器和由位于上部存储器层之下的并行结构中的易失性存储器构成的第二子存储器，以及存储器管理 控制上存储层和中间存储层的操作的单元。 中间存储器层由上存储器层参考，并且当包括存储器系统的用户设备正在操作时，存储器管理单元将预先存储在第二子存储器中的数据之间的数据预先存储到第一子存储器中 在正常模式下。

公开(公告)号：KR1020120078096A

公开(公告)日：2012-07-10

申请号：KR1020100140281

申请日：2010-12-31

Applicant: 세종대학교산학협력단

Inventor： 박기호

IPC: G06F13/16 ,  G06F12/08

CPC classification number: G06F3/0659 ,  G06F3/0611 ,  G06F3/0635 ,  G06F3/0685 ,  G06F12/0246 ,  G06F12/0866 ,  G06F12/0897 ,  G06F2212/214

Abstract: PURPOSE: A memory system including a non-volatile memory and a volatile memory and a processing method using the system are provided to improve efficiency by loading reading reference generated data on a non-volatile memory with the improved reading speed performance and loading writing reference generated data on a volatile memory with the improved writing speed performance. CONSTITUTION: A first memory layer(1100) is composed of a volatile memory. A third memory layer(1300) is composed of a non-volatile memory. A second memory layer(1200) is arranged between the first memory layer and the third memory layer and includes a first sub-memory(1210) and a second sub-memory(1220) which load data in responds to memory reference failure generated in the first memory layer. The first sub-memory loads data with read reference failure. The second sub-memory loads data with writing reference failure.

Abstract translation: 目的：提供一种包括非易失性存储器和易失性存储器的存储器系统以及使用该系统的处理方法，以通过将读取参考生成的数据加载到非易失性存储器上，以提高读取速度性能和加载写入基准来提高效率 易失性存储器上的数据具有改进的写入速度性能。 构成：第一存储层（1100）由易失性存储器组成。 第三存储器层（1300）由非易失性存储器组成。 第二存储器层（1200）被布置在第一存储器层和第三存储器层之间，并且包括第一子存储器（1210）和第二子存储器（1220），第一子存储器（1210）和第二子存储器（1220）响应于存储器参考故障 第一内存层。 第一个子内存加载读取参考故障的数据。 第二个子内存通过写入引用失败加载数据。

公开(公告)号：KR101824182B1

公开(公告)日：2018-01-31

申请号：KR1020160020412

申请日：2016-02-22

Applicant: 세종대학교산학협력단

Inventor： 박기호 ,  기민관 ,  선현수

IPC: G06F1/32

Abstract: 본발명은적어도하나이상의코어, 코어에서실행되는응용의요구성능정보에기초하여, 코어의구동을위한동작모드를결정하는동작모드선택부및 결정된동작모드에해당하는전압및 주파수를갖는전원을코어에공급하는구동부를포함한다. 이때, 동작모드선택부는응용에대하여미리정의된프로파일정보에기초하여요구성능정보를특정하는것이고, 요구성능정보는코어의구동에필요한전압또는주파수에대한정보를포함한다.

Abstract translation: 另外，本发明具有的电压的堆芯功率和对应于所述至少一个芯频率，即在芯运行应用程序所需的性能信息的基础上，操作的，用于确定操作模式用于芯部的驱动器和所确定的操作模式中选择的模式， 如图所示。 此时，操作模式选择单元基于预先为应用程序定义的简档信息来指定所需性能信息，并且所需性能信息包括关于驱动核心所需的电压或频率的信息。

公开(公告)号：KR1020170052432A

公开(公告)日：2017-05-12

申请号：KR1020160017819

申请日：2016-02-16

Applicant: 세종대학교산학협력단

Inventor： 박기호 ,  기민관

IPC: G06F1/32 ,  G06F9/30 ,  G06F17/16

CPC classification number: G06F9/3001

Abstract: 제로값을피연산자로갖는연산자에대한연산을스킵하는연산방법및 연산장치가개시된다. 최근, 다양한센서들에의해전달되는데이터를처리하기위해센서허브 SoC(System on Chip)와같은특수 MCU(Micro Controller Unit)가모바일및 착용형 휴대장치에채용되고있다. 본발명의실시예들은 6-축센서에기반하여운동방향을검출하는하드웨어가속기에관한것이다. 하드웨어가속기의구조는센서퓨전알고리즘의프로파일링(profiling)에기초하여설계될수 있다. 성능평가에서본 발명의실시예들에따른하드웨어가속기는 100% 이상실행시간이향상됨을보여준다.

Abstract translation: 公开了一种用于跳过对作为操作数具有零值的操作符的操作的操作方法和操作装置。 近来，诸如传感器集线器SoC（片上系统）的特殊MCU（微控制器单元）已经被用于移动和可穿戴便携式设备中以处理由各种传感器传输的数据。 本发明的实施例针对基于六轴传感器检测运动方向的硬件加速器。 硬件加速器的体系结构可以基于传感器融合算法的分析来设计。 在性能评估中，根据本发明实施例的硬件加速器显示执行时间提高了100％或更多。

公开(公告)号：KR1020140016405A

公开(公告)日：2014-02-07

申请号：KR1020140001464

申请日：2014-01-06

Applicant: 세종대학교산학협력단

Inventor： 박기호

IPC: G06F12/00

Abstract: The memory system includes multiple layers of memories. The memory system comprises an upper memory layer; an intermediate memory layer which is arranged under the upper memory layer and in which a first sub memory composed of a non-volatile memory and a second sub memory composed of a volatile memory are provided in a parallel structure; and a memory management unit for controlling the operation of the upper memory layer and the intermediate memory layer. The intermediate memory layer is referred by the upper memory layer. The memory management unit stores data corresponding to a predetermined condition among the data stored in the second sub memory in the first sub memory in advance in the normal mode operation of a user terminal including the memory system. [Reference numerals] (110) Upper memory layer; (120) Intermediate memory layer; (122) First sub memory; (124) Second sub memory; (130) Storage device layer; (140) Memory management unit

Abstract translation: 存储器系统包括多层存储器。 存储器系统包括上存储器层; 布置在上部存储层下方的中间存储层，其中由非易失性存储器构成的第一子存储器和由易失性存储器构成的第二子存储器以并行结构提供; 以及用于控制上存储器层和中间存储器层的操作的存储器管理单元。 中间存储器层由上部存储器层引用。 存储器管理单元在包括存储器系统的用户终端的正常模式操作中预先存储与存储在第一子存储器中的第二子存储器中的数据相对应的预定条件的数据。 （附图标记）（110）上存储层; （120）中间记忆层; （122）第一子存储器; （124）第二子记忆; （130）存储装置层; （140）内存管理单元

公开(公告)号：KR1020100131054A

公开(公告)日：2010-12-15

申请号：KR1020090049731

申请日：2009-06-05

Applicant: 세종대학교산학협력단

Inventor： 박기호

IPC: G06F12/06 ,  G06F5/00 ,  G06F11/30

CPC classification number: G06F12/127 ,  G06F12/128

Abstract: PURPOSE: A cache controller and a cache block replacement method are provided to select a clean block as a replacement block first, thereby storing a new block in a cache memory without delay. CONSTITUTION: A cache controller(100) includes a content change state monitoring unit(120) and a cache block replacement unit(140). The content change state monitoring unit monitors a change of part of blocks in the same set of a cache memory exists. When the change of part of blocks in the same set of the cache memory exists, the cache block replacement unit replaces blocks whose contents are not changed.

Abstract translation: 目的：提供缓存控制器和缓存块替换方法，首先选择一个干块作为替换块，从而将缓存中的新块无延迟地存储。 构成：缓存控制器（100）包括内容改变状态监视单元（120）和高速缓存块替换单元（140）。 内容改变状态监视单元监视存在高速缓冲存储器的同一组中的块的一部分的改变。 当存在同一组缓存存储器中的块的一部分的改变时，高速缓存块替换单元替换其内容未被改变的块。

公开(公告)号：KR100594256B1

公开(公告)日：2006-06-30

申请号：KR1020040011337

申请日：2004-02-20

Applicant: 삼성전자주식회사

Inventor： 박기호

IPC: G06F9/38

CPC classification number: G06F9/3851 ,  G06F9/30189 ,  G06F9/3824

Abstract: SMT 프로세서에서 쓰레드들의 동작과 관련되는 프로세싱 회로들이 SMT 프로세서에 의해 현재 동작되는 쓰레드들의 수에 기초하여 다른 성능레벨들에서 동작하도록 구성될 수 있다. 예컨대, 본 발명의 일부 실시예들에서는 SMT 프로세서에서 쓰레드의 동작과 관련된 프로세싱 회로들, 즉 플로우팅 포인트 유닛 또는 데이터 캐쉬와 같은 프로세싱 회로들이 SMT 프로세서에 의해 현재 동작되는 쓰레드들의 수에 기초하여 고전력 모드 또는 저전력 모드의 하나로 동작할 수 있다. 또한, SMT 프로세서에 의해 동작되는 쓰레드들의 수가 증가하면 상기 프로세싱 회로들의 성능레벨들이 감소될 수 있다. 이에 따라 SMT 프로세서의 구조적 이점들이 제공되어 쓰레드들과 관련된 프로세싱 회로들에 의해 소모되는 전력량이 감소될 수 있다. 관련되는 컴퓨터 프로그램 제품들 및 방법들도 개시된다.

公开(公告)号：KR100272165B1

公开(公告)日：2000-11-15

申请号：KR1019980018198

申请日：1998-05-20

Applicant: 삼성전자주식회사 ,  한탁돈 ,  박기호 ,  김신덕

Inventor： 한탁돈 ,  김신덕 ,  박기호

IPC: G06F12/00 ,  G06F12/08

CPC classification number: G06F12/0802

Abstract: PURPOSE: A cache memory system and an operation method thereof are provided to reduce a cache miss, and increase the efficiency of memory traffic by selectively determining the volume of information fetched according to the state of information existed in a cache. CONSTITUTION: A large quantity of information which a center control unit(40) can refer is stored in a lower position memory element(48). The second auxiliary storage unit(44) fetches the determined volume of information including information referred from the center control unit(40) as the second information, and stores the information. The first auxiliary storage element(42) stores the first information fetched from the second information stored in the second auxiliary storage element(44) including the information referred by the center control unit(40) or the lower position memory element(48). A control unit(46) is composed of a state storage element(46a) and a demultiplexing unit(46b). The state storage element(46a) is included in the second information. The demultiplexing unit(46b) is controlled by the control unit(46).

Abstract translation: 目的：提供一种缓存存储器系统及其操作方法，以通过选择性地确定根据高速缓存中存在的信息状态获得的信息量来提高存储器流量的效率。 构成：中央控制单元（40）可以引用的大量信息被存储在下位置存储元件（48）中。 第二辅助存储单元（44）将包括从中央控制单元（40）引用的信息的确定的信息量作为第二信息提取，并且存储该信息。 第一辅助存储元件（42）存储从包含由中央控制单元（40）或下位置存储元件（48）引用的信息的第二辅助存储元件（44）中存储的第二信息中取出的第一信息。 控制单元（46）由状态存储元件（46a）和解复用单元（46b）组成。 状态存储元件（46a）被包括在第二信息中。 解复用单元（46b）由控制单元（46）控制。