公开(公告)号：KR1020130025256A

公开(公告)日：2013-03-11

申请号：KR1020110088668

申请日：2011-09-01

Applicant: 서울대학교산학협력단

Inventor： 이종호

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L27/11521 ,  B82Y10/00 ,  H01L21/28273 ,  H01L27/11519

Abstract: PURPOSE: A nonvolatile memory device including twin fins separated by a shield electrode and a NAND flash memory array using the same are provided to increase integration by preventing interference between adjacent cells using the shield electrode. CONSTITUTION: A fence type semiconductor(10a) is protrusively formed on a semiconductor substrate. An isolation insulating layer is filled in the fence type semiconductor with a preset height. A gate insulation layer stack(60) includes a charge storage layer on both sides of the fence type semiconductor on the isolation insulating layer. A control electrode(70) surrounds the gate insulation layer stack. The fence type semiconductor is vertically separated from the control electrode to form twin fins(11,12). An insulation layer is formed on both sides of the twin fins and a shield electrode is filled between the twin fins.

Abstract translation: 目的：提供一种非易失性存储器件，包括由屏蔽电极分离的双翅片和使用其的NAND快闪存储器阵列，以通过防止使用屏蔽电极的相邻单元之间的干扰来增加积分。 构成：栅极型半导体（10a）突出地形成在半导体衬底上。 隔离绝缘层以预设高度填充在栅栏型半导体中。 栅极绝缘层堆叠（60）在隔离绝缘层上的栅栏型半导体的两侧包括电荷存储层。 控制电极（70）围绕栅极绝缘层堆叠。 栅栏型半导体与控制电极垂直分离，形成双翅片（11,12）。 在双翅片的两侧形成有绝缘层，并且在双翅片之间填充有屏蔽电极。

公开(公告)号：KR101167551B1

公开(公告)日：2012-07-23

申请号：KR1020110019971

申请日：2011-03-07

Applicant: 서울대학교산학협력단

Inventor： 이종호

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L27/11582 ,  H01L27/1157 ,  H01L27/2481 ,  H01L21/823885 ,  H01L27/0688 ,  H01L27/11578 ,  H01L27/2409

Abstract: PURPOSE: A 3D memory cell stack having a horizontal type selection element is provided to conspicuously improve scattering property between memory cell elements which are perpendicularly laminated by simultaneously forming a selection element material layer on each level. CONSTITUTION: A vertical electrode(10) is vertically formed on a bottom insulating layer. A resistance alteration material layer(20) is formed in order to contact with both sides of the vertical electrode in a first direction. The vertical electrode is sandwiched in between two separation insulating layer posts(31, 32). A selection element material layer(50) is symmetrically formed between the two separation insulating layer posts. Two horizontal electrodes(60) are symmetrically on opposite side of the vertical electrode.

Abstract translation: 目的：提供一种具有水平型选择元件的3D存储单元堆叠，以便通过在每一层上同时形成选择元素材料层来显着改善垂直层叠的存储单元元件之间的散射特性。 构成：垂直电极（10）垂直形成在底部绝缘层上。 形成电阻改变材料层（20）以便在第一方向上与垂直电极的两侧接触。 垂直电极夹在两个隔离绝缘层柱（31,32）之间。 选择元件材料层（50）对称地形成在两个分离绝缘层柱之间。 两个水平电极（60）对称地位于垂直电极的相对侧上。

公开(公告)号：KR101160084B1

公开(公告)日：2012-06-26

申请号：KR1020110010150

申请日：2011-02-01

Applicant: 서울대학교산학협력단

Inventor： 이종호

IPC: H01L27/108 ,  H01L21/8242

CPC classification number: H01L29/8083 ,  H01L29/42392 ,  H01L29/66893 ,  H01L29/7827

Abstract: PURPOSE: A semiconductor memory device having a low leakage current is provided to reduce a leakage current in the off state by including a low band gap region having a band gap lower than a first semiconductor region in the first semiconductor region. CONSTITUTION: A semiconductor body(5) is formed on a column type semiconductor equipped with a first side and a second side. The first side and the second side are faced each other. A gate insulating layer(6) is formed on a region except for the first side and the second side among the surfaces of the semiconductor body. A gate electrode(7) is formed on the surface of the gate insulating layer. A first semiconductor region(3) is formed on the first side of the semiconductor body. A second semiconductor region(10) is formed on the second side faced with the first side surface of the semiconductor body.

Abstract translation: 目的：提供一种具有低泄漏电流的半导体存储器件，通过在第一半导体区域中包括具有低于第一半导体区域的带隙的低带隙区域来减少处于断开状态的漏电流。 构成：半导体本体（5）形成在配有第一面和第二面的列式半导体上。 第一面和第二面相互面对。 在半导体本体的表面之外的第一侧和第二侧的区域上形成栅极绝缘层（6）。 栅电极（7）形成在栅极绝缘层的表面上。 第一半导体区域（3）形成在半导体本体的第一侧上。 第二半导体区域（10）形成在面对半导体本体的第一侧表面的第二面上。

公开(公告)号：KR1020110088992A

公开(公告)日：2011-08-04

申请号：KR1020100008768

申请日：2010-01-29

Applicant: 서울대학교산학협력단

Inventor： 이종호

IPC: H01L27/108 ,  H01L21/8242

CPC classification number: H01L27/10802 ,  H01L29/7841 ,  H01L29/792

Abstract: PURPOSE: A wafer for a semiconductor device is provided to simplify manufacturing process of a one transistor DRAM cell device having a nonvolatile memory function and to improve performance of the DRAM cell device. CONSTITUTION: A first insulating layer(2) is formed on the upper part of a substrate(1). A charge storage layer(3) is formed on the first insulating layer. The charge storage layer is formed into among insulation materials, a semiconductor, and metal materials. A second insulating layer(4) is formed on the charge storage layer. A semiconductor layer(5) is formed on the second insulating layer. The semiconductor layer is formed into a single semiconductor layer or a plurality of semiconductor layers over 2.

Abstract translation: 目的：提供用于半导体器件的晶片，以简化具有非易失性存储功能的单晶体管DRAM单元器件的制造工艺，并提高DRAM单元器件的性能。 构成：在基板（1）的上部形成第一绝缘层（2）。 电荷存储层（3）形成在第一绝缘层上。 电荷存储层形成为绝缘材料，半导体和金属材料。 在电荷存储层上形成第二绝缘层（4）。 半导体层（5）形成在第二绝缘层上。 半导体层形成为单层半导体层或2层以上的多个半导体层。

公开(公告)号：KR101002297B1

公开(公告)日：2010-12-20

申请号：KR1020080125613

申请日：2008-12-11

Applicant: 서울대학교산학협력단

Inventor： 이종호

IPC: H01L27/115 ,  H01L21/8247

Abstract: 본 발명은 적층형 비휘발성 메모리 셀 소자, 비휘발성 메모리 셀 소자 스택, 비휘발성 메모리 셀 스트링, 비휘발성 메모리 셀 스트링 스택, 비휘발성 메모리 셀 스트링 스택 어레이에 관한 것이다. 셀 스트링은 다수 개의 적층형 비휘발성 메모리 셀 소자 및 상기 셀 소자의 끝단에 연결되는 스위칭 소자를 구비한다. 셀 소자 스택은 반도체 기판위에 상기 적층형 비휘발성 메모리 셀 소자들을 적층하여 구현된다. 상기 셀 스트링 스택은 상기 셀 스트링을 적층하여 구현되며, 상기 셀 스트링 스택을 배열하여 셀 스트링 스택 어레이를 구현한다. 상기 셀 소자 스택은, 반도체 기판; 상기 반도체 기판의 표면에 수직형 기둥 형태로 형성되는 제어전극; 상기 제어전극과 상기 반도체 기판의 사이에 형성되는 절연막; 상기 제어전극의 측면에 형성되는 게이트 스택; 상기 게이트 스택의 측면에 형성된 제1 절연막; 상기 제1 절연막의 측면의 일부에 형성된 제1 반도체 영역; 상기 게이트 스택의 측면에 형성된 제2 반도체 영역;을 구비한다. 상기 제1 절연막과 제2 반도체 영역은 상기 게이트 스택의 측면에 교대로 층으로 형성된다. 본 발명에 의하여 제조비용을 줄이면서 NAND 비휘발성 메모리의 용량증가와 셀 소자의 성능을 크게 개선할 수 있다.
NAND, 비휘발성, 적층형, 메모리, 고집적, 고용량, 스트링, 스택

公开(公告)号：KR1020100067168A

公开(公告)日：2010-06-21

申请号：KR1020080125613

申请日：2008-12-11

Applicant: 서울대학교산학협력단

Inventor： 이종호

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L27/0688 ,  H01L21/28141 ,  H01L21/28273 ,  H01L27/2463 ,  H01L29/513

Abstract: PURPOSE: A stacked nonvolatile memory cell device, a nonvolatile memory cell stack, a nonvolatile memory cell string, a nonvolatile memory cell array using the same, and a method for manufacturing the same is provided to improve a sell spreading property by comprising a body in which a channel is formed into a single crystal semiconductor. CONSTITUTION: A control electrode(8) is formed on the surface of a semiconductor substrate(1) into a vertical pillar type. An insulating film is formed between the control electrode and the semiconductor substrate. A gate stack(14) is formed on the lateral side of the control electrode. A first insulating film(9) is formed on the lateral side of the gate stack. A first semiconductor region(10) is formed on the lateral side of the first insulating film. A second semiconductor region(11) is formed on the lateral side of the gate stack.

Abstract translation: 目的：提供堆叠的非易失性存储单元装置，非易失性存储单元堆栈，非易失性存储单元串，使用其的非易失性存储单元阵列及其制造方法，以通过将主体 其中通道形成为单晶半导体。 构成：在半导体衬底（1）的表面上形成垂直柱状的控制电极（8）。 在控制电极和半导体衬底之间形成绝缘膜。 栅极堆叠（14）形成在控制电极的侧面上。 第一绝缘膜（9）形成在栅叠层的侧面上。 第一半导体区域（10）形成在第一绝缘膜的侧面上。 第二半导体区域（11）形成在栅极叠层的侧面上。

公开(公告)号：KR1020100040141A

公开(公告)日：2010-04-19

申请号：KR1020080099231

申请日：2008-10-09

Applicant: 서울대학교산학협력단

Inventor： 이종호

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L27/1021 ,  H01L27/0688 ,  H01L27/115 ,  H01L27/11519 ,  H01L27/11551 ,  H01L27/11556 ,  G11C16/10 ,  H01L21/28273 ,  H01L21/823493

Abstract: PURPOSE: A high density flash memory cell stack, a cell stack string and a method for manufacturing the same are provided to improve the integrity by forming a stacked diode type cell device. CONSTITUTION: A vertical pillar type control electrode(6) is formed on the surface of a semiconductor substrate(7). An insulation layer is formed between the control electrode and the semiconductor substrate. A gate stack is formed on the lateral side of the control electrode. Second doped semiconductor regions(1) are stacked on the lateral side of the gate stack. A first doped semiconductor region(2) is formed on the part of the lateral side of the insulation layer and the second doped semiconductor regions.

Abstract translation: 目的：提供高密度闪存单元堆叠，单元堆叠串及其制造方法，以通过形成堆叠二极管型单元装置来提高完整性。 构成：在半导体衬底（7）的表面上形成垂直柱状控制电极（6）。 在控制电极和半导体衬底之间形成绝缘层。 栅极堆叠形成在控制电极的侧面上。 第二掺杂半导体区域（1）堆叠在栅叠层的侧面上。 第一掺杂半导体区域（2）形成在绝缘层和第二掺杂半导体区域的侧面的一部分上。

公开(公告)号：KR102150933B1

公开(公告)日：2020-09-02

申请号：KR1020190039659

申请日：2019-04-04

Applicant: 서울대학교산학협력단

Inventor： 강병철 ,  이종호

IPC: C12Q1/6895

公开(公告)号：KR102097055B1

公开(公告)日：2020-04-06

申请号：KR1020180060603

申请日：2018-05-28

Applicant: 서울대학교산학협력단 ,  한국과학기술연구원

Inventor： 이종호 ,  배종호

IPC: H01L29/872 ,  H01L29/861 ,  H01L29/36 ,  H01L29/45 ,  H01L29/06

公开(公告)号：KR102058579B1

公开(公告)日：2019-12-24

申请号：KR1020170068262

申请日：2017-06-01

Applicant: 서울대학교산학협력단

Inventor： 이종호 ,  우성윤

IPC: G06N3/063 ,  G06N3/04