公开(公告)号：KR1020080027523A

公开(公告)日：2008-03-28

申请号：KR1020060092657

申请日：2006-09-25

Applicant: 전북대학교산학협력단

Inventor： 심규환 ,  김재연 ,  양전욱

IPC: H01L21/336 ,  H01L29/78

CPC classification number: H01L29/66795 ,  H01L21/823821 ,  H01L27/0924 ,  H01L29/785

Abstract: A method for manufacturing a semiconductor device structure is provided to form a channel of the device by self-aligned epitaxial growth, thereby minimizing a sub threshold current that is a problem of a nano device. A template epitaxial layer is grown on a semiconductor substrate(ST1), and then a template is grown on the template epitaxial layer(ST2). A self-aligned epitaxial layer is deposited on the template(ST3), and then is subjected to chemical mechanical polishing(ST4). The template is removed, and then an oxide layer is formed(ST5). A gate thin film is deposited on the oxide layer(ST6). A gate pattern is formed on the gate thin film, and then the gate pattern is passivate by an insulating layer(ST7).

Abstract translation: 提供一种用于制造半导体器件结构的方法，以通过自对准外延生长形成器件的沟道，从而最小化作为纳米器件问题的次阈值电流。 在半导体衬底（ST1）上生长模板外延层，然后在模板外延层上生长模板（ST2）。 将自对准的外延层沉积在模板（ST3）上，然后进行化学机械抛光（ST4）。 除去模板，然后形成氧化物层（ST5）。 栅极薄膜沉积在氧化物层（ST6）上。 栅极图案形成在栅极薄膜上，然后栅极图案被绝缘层钝化（ST7）。