公开(公告)号：KR1020080026279A

公开(公告)日：2008-03-25

申请号：KR1020060091044

申请日：2006-09-20

Applicant: 전북대학교산학협력단

Inventor： 심규환 ,  김재연 ,  양전욱 ,  최상식 ,  최아람

IPC: H01L29/737

CPC classification number: H01L29/1004 ,  H01L29/0821 ,  H01L29/66242

Abstract: A SiGe semiconductor device structure and a method for manufacturing the same are provided to enhance the reliability of elements by precisely controlling band gap in emitter-base junction. A SiGe semiconductor device structure, which is formed by inserting a front-barrier SiGe layer into a base, utilizes a substrate as a collector electrode, and forms sub-collectors using an undoped-Si layer(318) so as to reduce the capacitance of the substrate and metal lines. The sub-collectors include a first sub-collector(311) of a wide lower part with low resistance and a second sub-collector(312) of an upper part with an abrupt density slope.

Abstract translation: 提供SiGe半导体器件结构及其制造方法，以通过精确控制发射极 - 基极结中的带隙来提高元件的可靠性。 通过将前阻挡SiGe层插入基底而形成的SiGe半导体器件结构利用基板作为集电极，并使用未掺杂的Si层（318）形成分集电极，以便降低电容 基板和金属线。 副集电体包括具有低电阻的较宽下部的第一副集电极（311）和具有突然密度斜率的上部的第二子集电极（312）。

公开(公告)号：KR100709069B1

公开(公告)日：2007-04-18

申请号：KR1020050076237

申请日：2005-08-19

Applicant: 전북대학교산학협력단

Inventor： 심규환 ,  양현덕 ,  최상식 ,  김재연 ,  양전욱

IPC: H01L21/336

Abstract: 본 발명은 과잉운반자의 드레인 효율을 높인 이종접합 반도체 소자의 제조 방법에 관한 것으로 측면확산(LD)층을 사용하는 구조 및 이종접합 구조의 양자채널인 ECC(Excess Carrier Channel)층을 이용하는 구조를 적용하는 소자의 제조방법을 제공한다.
본 발명의 제조방법에 따라 제조된 반도체 소자는 통상의 Si MOS에 비해 전력 소모와 지연 시간의 곱인 값을 감소시킬 수 있고, 이종 접합의 전류 제한 기능으로 인하여 CMOS의 선형특성을 개선시킬 수 있다. Si 반도체의 Sub-70nm 극미세 소자화를 이루는 동시에 1V 이하의 저 전압구동, 정확한 임계 전압의 조절, 저 소비전력과 같은 장점을 제공한다. 따라서, 수 십 기가비트의 ULSI와 수 십 기가 Hz의 동작 특성으로 라디오파 집적 회로, 밀리미터파 집적 회로뿐만 아니고 기억 소자와 마이크로 프로세서, 광전집적회로, 시스템 온 칩(System-on-Chip) 등을 구현하는데 활용될 수 있다.
측면확산드레인, 과잉운반자채널, 확산저지층, LD-MOS

公开(公告)号：KR100839786B1

公开(公告)日：2008-06-19

申请号：KR1020060091044

申请日：2006-09-20

Applicant: 전북대학교산학협력단

Inventor： 심규환 ,  김재연 ,  양전욱 ,  최상식 ,  최아람

IPC: H01L29/737

Abstract: 본 발명은 SiGe 반도체 소자 구조 및 그 제조방법을 제공하기 위한 것으로, SiGe 반도체 소자 구조에 있어서, 기판을 콜렉터 전극으로 사용하며, 상기 기판과 금속배선의 정전용량을 줄이도록 언도프트 Si(undoped-Si)층을 이용하여 서브-콜렉터를 형성시키고, 프론트-배리어 SiGe층을 베이스에 삽입시켜 구성함으로서, SiGe HBT에서 고농도 Ge의 프론트-배리어를 적용한 베이스 구조를 채용하여 도핑되는 불순물의 분포를 매우 얇은 영역에서 정확하게 제어하고, 에미터-베이스 접합에서 밴드갭도 정확하고 재현성 있게 제어하여 전류의 이득특성과 제어의 정확성을 향상시켜 소자의 선형성과 신뢰성을 높일 수 있게 되는 것이다.
SiGe, 반도체 소자 구조, 서브-콜렉터(sub-collector), 실리콘 캡, 프론트 배리어

公开(公告)号：KR1020080027523A

公开(公告)日：2008-03-28

申请号：KR1020060092657

申请日：2006-09-25

Applicant: 전북대학교산학협력단

Inventor： 심규환 ,  김재연 ,  양전욱

IPC: H01L21/336 ,  H01L29/78

CPC classification number: H01L29/66795 ,  H01L21/823821 ,  H01L27/0924 ,  H01L29/785

Abstract: A method for manufacturing a semiconductor device structure is provided to form a channel of the device by self-aligned epitaxial growth, thereby minimizing a sub threshold current that is a problem of a nano device. A template epitaxial layer is grown on a semiconductor substrate(ST1), and then a template is grown on the template epitaxial layer(ST2). A self-aligned epitaxial layer is deposited on the template(ST3), and then is subjected to chemical mechanical polishing(ST4). The template is removed, and then an oxide layer is formed(ST5). A gate thin film is deposited on the oxide layer(ST6). A gate pattern is formed on the gate thin film, and then the gate pattern is passivate by an insulating layer(ST7).

Abstract translation: 提供一种用于制造半导体器件结构的方法，以通过自对准外延生长形成器件的沟道，从而最小化作为纳米器件问题的次阈值电流。 在半导体衬底（ST1）上生长模板外延层，然后在模板外延层上生长模板（ST2）。 将自对准的外延层沉积在模板（ST3）上，然后进行化学机械抛光（ST4）。 除去模板，然后形成氧化物层（ST5）。 栅极薄膜沉积在氧化物层（ST6）上。 栅极图案形成在栅极薄膜上，然后栅极图案被绝缘层钝化（ST7）。

公开(公告)号：KR100839752B1

公开(公告)日：2008-06-19

申请号：KR1020060092657

申请日：2006-09-25

Applicant: 전북대학교산학협력단

Inventor： 심규환 ,  김재연 ,  양전욱

IPC: H01L21/336 ,  H01L29/78

Abstract: 본 발명은 자기정렬 에피성장층을 채널로 이용하는 반도체 소자구조 및 그 제조방법을 제공하기 위한 것으로, 반도체 기판 위에 템플레이트 에피층을 성장시키는 제 1 단계와; 상기 제 1 단계 후 템플레이트를 성장시키는 제 2 단계와; 상기 제 2 단계 후 자기정렬된 에피층을 증착시키는 제 3 단계와; 상기 제 3 단계 후 CMP된 표면을 형성하는 제 4 단계와; 상기 제 4 단계 후 상기 템플레이트를 제거하고, 산화막을 성장시키는 제 5 단계와; 상기 제 5 단계 후 게이트 박막을 증착시키는 제 6 단계와; 상기 제 6 단계 후 게이트 패턴을 형성하고, 절연막으로 패시베이션하는 제 7 단계;를 포함하여 구성함으로서, 극 미소화로 인하여 제작이 매우 어려운 45nm급 이하로 기술이 진보하는 반도체 소자의 채널을 자기정렬형 에피성장으로 형성할 수 있게 되는 것이다.
자기정렬 에피성장층, 반도체 소자구조, MOS, CMOS, SOI-CMOS

公开(公告)号：KR1020070021688A

公开(公告)日：2007-02-23

申请号：KR1020050076237

申请日：2005-08-19

Applicant: 전북대학교산학협력단

Inventor： 심규환 ,  양현덕 ,  최상식 ,  김재연 ,  양전욱

IPC: H01L21/336

Abstract: 본 발명은 과잉운반자의 드레인 효율을 높인 이종접합 반도체 소자의 제조 방법에 관한 것으로 측면확산이 높은 확산층(LDD)을 사용하는 구조 및 이종접합 구조의 양자채널인 ECC(Excess Carrier Channel)층을 이용하는 구조를 적용하는 소자의 제조방법을 제공한다.
본 발명의 제조방법에 따라 제조된 반도체 소자는 통상의 Si MOS에 비해 전력 소모와 지연 시간의 곱인 값을 감소시킬 수 있고, 이종 접합의 전류 제한 기능으로 인하여 CMOS의 선형특성을 개선시킬 수 있다. Si 반도체의 Sub-70nm 극미세 소자화를 이루는 동시에 1V 이하의 저 전압구동, 정확한 임계 전압의 조절, 저 소비전력과 같은 장점을 제공한다. 따라서, 수 십 기가비트의 ULSI와 수 십 기가 Hz의 동작 특성으로 라디오파 집적 회로, 밀리미터파 집적 회로뿐만 아니고 기억 소자와 마이크로 프로세서, 광전집적회로, 시스템 온 칩(System-on-Chip) 등을 구현하는데 활용될 수 있다.
측면확산드레인, 과잉운반자채널, 확산저지층, LD-MOS

Abstract translation: 用量子通道，ECC结构的（过量的载体信道）层，并使用高扩散（LDD）的横向扩散的异质结结构，其涉及一种方法，用于制备异质结半导体器件的与过量载流子的改进的漏极效率，本发明的结构 本发明提供了一种制造本发明所应用的装置的方法。