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公开(公告)号：KR100197075B1
公开(公告)日：1999-06-15
申请号：KR1019960041506
申请日：1996-09-21
Applicant: 전자부품연구원
IPC: H03M7/00
Abstract: 본 발명은 압축 데이타를 실시간으로 복원하는 장치, 즉 그레이 화상의 데이타 압축률을 4배, 프린터 속도를 16ppm 이상으로 실현할 수 있는 압축데이타 복원장치를 제공하는 것이다. 본 발명은 이진산술부호화 알고리즘에 의해 압축된 데이타를 복원하여 프린트엔진으로 출력하는 기능의 압축 데이타 복원장치에 있어서, 외부 메모리로부터 압축된 데이타의 복호동작을 위하여 인터페이싱 처리하는 데이타 입력 처리기; 상기 데이타 입력 처리기로부터 받은 데이타를 계산된 구간조건에 따라서 연산 및 정규화를 거쳐 확률테이블로부터 제공된 데이타에 따라서 압축해제된 데이타를 출력하는 복호기; 상기 복호기로부터의 복원된 데이타를 소정의 콘텍스트형태로 출력하고, 상기 복원 데이타의 일부를 제어신호로서 출력하는 콘텍스트처리기; 상기 콘텍스트처리기의 콘텍스트를 받아 복호화할 데이타의 주변데이타의 형태를 구분하여 하나의 상태(state)를 지정하고 이를 확률테이블로 입력하여 지정된 상태의 발생확률을 예측하고 상기 복호기로부터의 새로운 상태출력에 따라서 상태의 발생확률을 갱신하여 저장하는 상태테이블; 및 압축 데이타복원기의 초기화신호와 클럭을 생성하여 상기 복원과정에 있어서의 타이밍제어를 수행하도록 하는 시스템제어부를 포함하는 것을 특징으로 하는 압축 데이타 복원장치를 제공한다.
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公开(公告)号：KR100275924B1
公开(公告)日：2000-12-15
申请号：KR1019980029018
申请日：1998-07-18
Applicant: 전자부품연구원
IPC: G06F13/00
Abstract: 본 발명은 스마트카드와 외부 마이크로 프로세서 간의 통신을 가능하게 하는 인터페이스 장치에 관한 것으로서, 마이크로프로세서(MP)와 스마트카드(SC) 사이의 통신용 인터페이스장치에 있어서, 상기 스마트카드(SC)의 동작여부와 보클럭(buadclk)을 결정하는 값을 처리하는 제1레지스터부(1)와; 상기 마이크로프로세서(MP)와 스마트카드(SC) 사이의 통신을 제어하는 제2레지스터부(2); 상기 제2레지스터부(2)에 저장된 값을 이용하여 입력된 클럭에 따라 보클럭을 분주하는 보레이트 레지스터 버퍼(3); 상기 스마트카드(SC)를 초기에 활성화 (activation)하고, 어햄스(ahems)통신을 완료한 후 상기 스마트카드(SC)를 비활성화(deactivation)하는 활성화 및 비활성화 수단(4); 상기 스마트카드(SC)로부터 입력되는 직렬데이터를 병렬데이터로 변환하여 출력하는 직렬/병렬변환부(5) 및; 상기 마이크로프로세서(MP)로부터 입력되는 데이터와 상기 제2레지스터부(2)로부터 입력되는 동기신호를 직렬데이터로 변환하여 상기 스마트카드(SC)로 출력하는 병렬/직렬변환부(6))로 구성되어 새로운 기능의 추가가 용이하고 쉽게 사양을 만족시키는 프로그래밍을 할 수 있으며 카드종류에 관계없이 스마트카드와 마이크로프로세서 사이의 통신속도를 능동적으로 조절할 수 있는 장점이 있는 것이다.
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公开(公告)号：KR100271236B1
公开(公告)日：2000-11-01
申请号：KR1019980002823
申请日：1998-02-02
Applicant: 전자부품연구원
IPC: H04N21/43
Abstract: PURPOSE: A DPLL(Digital Phase Locked Loop) for PCR(Program Clock Reference) clock recovery using a normalizing method is provided to be capable of performing calculations using hardware such that the problems associated with the software processes of the conventional DPLL circuit are avoided, and of minimizing a quantization error, which occurs during interpolation, such that a lock-up time, changing according to PCR input, is maintained at a fixed level. CONSTITUTION: The PCR register(10) receives and stores the PCR. The LPCR register(20) fetches a value of an LPCR counter(19) every PCR input cycle. An interpolator(14) interpolates signals of a suitable size between the phase error values output from the phase error detector(24). An LPCR error calculator(28) receives the interpolation output of the interpolator(14) to calculate the difference between a previous value and a current value of the LPCR during a PCR input period. A gain and normalizer(29) obtains a gain for changing a loop gain locked in the LPCR error calculator output. A multiplier(26) multiplies the gain to an output of the interpolator. An LPCR counter(19) counts according to the system clock output from the VCXO(17). Further, an STC circuit(21) adds the difference in values between the PCR base value and the LPCR base value to an LPCR base value, then outputs the resulting value.
Abstract translation: 目的：提供使用归一化方法进行PCR（程序时钟参考）时钟恢复的DPLL（数字锁相环），以便能够使用硬件执行计算，从而避免与常规DPLL电路的软件过程相关的问题， 并且最小化在插值期间发生的量化误差，使得根据PCR输入改变的锁定时间保持在固定电平。 构成：PCR寄存器（10）接收并存储PCR。 每个PCR输入周期，LPCR寄存器（20）提取LPCR计数器（19）的值。 内插器（14）在从相位误差检测器（24）输出的相位误差值之间内插适当大小的信号。 LPCR误差计算器（28）接收内插器（14）的内插输出，以计算PCR输入周期期间LPCR的先前值和当前值之间的差值。 增益和归一化器（29）获得用于改变锁定在LPCR误差计算器输出中的环路增益的增益。 乘法器（26）将增益乘以内插器的输出。 LPCR计数器（19）根据VCXO（17）的系统时钟输出进行计数。 此外，STC电路（21）将PCR基值与LPCR基值之间的差值与LPCR基值相加，输出结果值。
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公开(公告)号：KR100268199B1
公开(公告)日：2000-10-16
申请号：KR1019980015664
申请日：1998-04-30
Applicant: 전자부품연구원
IPC: H04B7/26
Abstract: PURPOSE: A dynamic paging method for reducing a paging traffic load in a wireless ATM(Asynchronous Transfer Mode), is provided to set up a paging area based on a terminal, to perform paging only with an AP(Access Point) where the terminal performs the last communication and with an AP where the terminal firstly enters LA(Location Area). CONSTITUTION: A paging controller(3) searches an AP(Access Point), where last communication is performed, among APs managed by a terminal. The searched AP is made as an anchor AP, and APs near the anchor AP are grouped. The terminal performs paging to the APs, according to the sequence of the AP groups.
Abstract translation: 目的：提供一种用于减少无线ATM（异步传输模式）中的寻呼业务负载的动态寻呼方法，用于建立基于终端的寻呼区域，以便仅与终端执行的AP（接入点）进行寻呼 最后通信和终端首先进入LA（位置区域）的AP。 构成：寻呼控制器（3）在由终端管理的AP之间搜索执行最后通信的AP（接入点）。 搜索到的AP被做为锚AP，并且锚AP附近的AP被分组。 终端根据AP组的顺序对AP进行寻呼。
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Patent Agency Ranking
公开(公告)号：KR100245842B1
公开(公告)日：2000-03-02
申请号：KR1019970078946
申请日：1997-12-30
Applicant: 전자부품연구원
Abstract: 본 발명은 고선명 텔레비젼에 필수적으로 사용되는 역다중화기(Demultiplexer)에 관한 것이다.
본 발명은 기본적으로 장치의 전원이 인가되면 기본 채널에서 패킷 구분자(PID)가 0x00인 프로그램 조정 표(PAT)를 가장 처음으로 찾아 외부에서 부여한 프로그램 번호와 일치하는 프로그램 맵 표(PMT)의 패킷 구분자(PID)를 찾고, 그 패킷 구분자(PID)에 맞는 프로그램 맵 표(PMT)를 찾아 프로그램 클럭 기준(PCR) 패킷의 패킷 구분자(PID)와 오디오, 비디오 패킷화 기초 스트림(PES) 및 부가데이터의 패킷 구분자(PID)를 찾아서 상기 패킷 구분자(PID)들을 바탕으로 프로그램 클럭 기준(PCR) 패킷, 오디오/비디오 패킷을 해석하여 시스템 클럭의 복원을 위한 42 비트의 프로그램 클럭 기준(PCR) 정보를 해석하여 피엘엘(PLL : Phase Locked Loop)을 수행하며, 패킷화 기초 스트림(PES) 패킷을 해석하여 오디오 및 비디오 기초 스트림(ES) 정보를 얻어내는 것을 원리로 한다.
본 발명에 의하면 송신측에서 오디오 및 비디오 데이터를 엠펙2(MPEG-2) 형식으로 다중화하여 전송한 엠펙2(MPEG-2) 전송 스트림(TS) 패킷 데이터를 입력으로 받아 실시간으로 오디오 및 비디오 기초 스트림(ES : Elementary Stream)으로 역다중화하여 오디오 및 비디오 디코더로 출력할 수 있는 매우 획기적인 효과가 있다.-
公开(公告)号：KR1020000008923A
公开(公告)日：2000-02-15
申请号：KR1019980029019
申请日：1998-07-18
Applicant: 전자부품연구원
IPC: H03M7/00
CPC classification number: H03M13/251 , H03M13/6508
Abstract: PURPOSE: A data DES descrambling device is provided which efficiently decrypts encrypted data of MPEG-2 TS(transport stream) bit series in various modes. CONSTITUTION: A signal pre-processing unit(1) receives encrypted data of TS bit series, a key for decrypting the encrypted data and an initialization vector, and transfers them to DES decrypter. A DES decrypter(2) decrypts the encrypted data using the key and the initialization vector. The DES decrypter includes a control register unit for controlling decryption operation of the encrypted data according to operation mode, and a rounding block decrypter for performing rounding operation sixteen times and decrypting the encrypted data. The descrambling device decrypts efficiently the encrypted data of TS bit series in various modes, such as ECB(Electronic CodeBook), CBC(Cipher Block Chaining) and CFB(Cipher FeedBack) modes.
Abstract translation: 目的：提供一种数据DES解扰装置，其以各种模式高效地解密MPEG-2TS（传输流）比特序列的加密数据。 构成：信号预处理单元（1）接收TS位串的加密数据，用于解密加密数据的密钥和初始化向量，并将其传送到DES解密器。 DES解密器（2）使用密钥和初始化向量解密加密数据。 DES解密器包括用于根据操作模式控制加密数据的解密操作的控制寄存器单元和用于执行舍入操作十六次并对加密数据进行解密的舍入块解密器。 解密装置以ECB（Electronic CodeBook），CBC（密码块链接），CFB（CipherBackback）等各种模式有效地解密TS比特序列的加密数据。
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公开(公告)号：KR100243358B1
公开(公告)日：2000-02-01
申请号：KR1019970051664
申请日：1997-10-08
Applicant: 전자부품연구원
IPC: H04N21/6334 , H04N21/4408
Abstract: 스크램블링된 데이터 비트열의 디스크램블링 장치가 개시된다. 본 발명에 의한 디스크램블링 장치는, 전송스트림(TS) 데이터를 입력하는 입력접속부와, 키 도구로부터 자격처리메시지 신호를 입력받아 바이트 단위의 콘트롤워드를 출력하는 콘트롤워드접속부와, 패킷의 시작과 유효함을 알리는 패킷시작신호 및 패킷유효신호, 유효패킷의 시작과 종료를 알리는 스크램블화 패킷시작신호 및 스크램블화 패킷유효신호, 최종 블록직전의 유효블록출력을 알리는 최종블록전 유효블록신호, 블록이 구성되지 않는 레지듀의 출력을 알리는 레지듀신호를 포함하는 제어신호를 출력하는 전처리부와, 바이트 단위의 상기 TS 데이터를 입력받아 시스템 클록에 동기화하여 상기 TS 데이터를 출력하는 선입선출식 버퍼, 및 상기 전처리부로부터 출력된 제어신호를 입력받아 디스크램블링하여 디스크램블화 데이터를 출력하는 디� ��크램블러를 포함하여, 전처리부에서 패킷의 시작과 종료, 유효 패킷의 시작과 종료, 최종 블록직전의 유효블록출력, 블록을 구성하지 않는 레지듀의 출력을 나타내는 제어신호를 상기 디스크램블러로 알려 줌으로써 상기 디스크램블러에서 패킷단위로 디스크램블링 처리를 함에 있어 신뢰성을 높일 수 있으며, 상기 디스크램블러에서는 효율적으로 바이트 단위의 해독과 블록단위의 해독을 수행할 수 있다.
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公开(公告)号：KR1019990058767A
公开(公告)日：1999-07-15
申请号：KR1019970078941
申请日：1997-12-30
Applicant: 전자부품연구원
IPC: H04L12/28
Abstract: 본 발명은 비동기 전송 모드(ATM : Asynchronous Transfer Mode)의 가입자 보드(Subscriber Board)에 있어서 알리25씨(ALI-25C) 칩의 멀티플렉서(MUX) 및 디멀티플렉서(DEMUX) 회로에 관한 것이다.
본 발명은 기본적으로 스위칭부(1)의 전송 데이터 선은 디멀티플렉서(4)에 연결하여 디멀티플렉서 제어기(5)에 의해 제어하여 다수 개의 물리계층부(2)중 하나에 전송하고, 한편 다수 개의 물리계층부(2)의 수신 데이터 선은 멀티플렉서(6)에 연결하여 멀티플렉서 제어기(7)에 의해 제어하여 그 중 하나의 데이터 선이 스위칭부(1)에 연결되도록 함을 원리로 한다.
본 발명에 의하면 다수 개의 물리계층부(2)를 하나의 스위칭부(1)에 연결함으로써 고가의 스위칭부(1)를 공유시켜 불필요한 사용을 줄여 가격 절감을 이루면서 포트 확장을 용이하게 하는 매우 획기적인 효과가 있다.-
公开(公告)号：KR1019980022378A
公开(公告)日：1998-07-06
申请号：KR1019960041506
申请日：1996-09-21
Applicant: 전자부품연구원
IPC: H03M7/00
Abstract: 본 발명은 압축 데이타를 실시간으로 복원하는 장치, 즉 그레이 화상의 데이타 압축률을 4배, 프린터 속도를 16ppm 이상으로 실현할 수 있는 압축데이타 복원장치를 제공하는 것이다. 본 발명은 이진산술부호화 알고리즘에 의해 압축된 데이타를 복원하여 프린트엔진으로 출력하는 기능의 압축 데이타 복원장치에 있어서, 외부 메모리로부터 압축된 데이타의 복호동작을 위하여 인터페이싱 처리하는 데이타 입력 처리기; 상기 데이타 입력 처리기로부터 받은 데이타를 계산된 구간조건에 따라서 연산 및 정규화를 거쳐 확률테이블로부터 제공된 데이타에 따라서 압축해제된 데이타를 출력하는 복호기; 상기 복호기로부터의 복원된 데이타를 소정의 콘텍스트형태로 출력하고, 상기 복원 데이타의 일부를 제어신호로서 출력하는 콘텍스트처리기; 상기 콘텍스트처리기의 콘텍스트를 받아 복호화할 데이타의 주변데이타의 형태를 구분하여 하나의 상태(state)를 지정하고 이를 확률테이블로 입력하여 지정된 상태의 발생확률을 예측하고 상기 복호기로부터의 새로운 상태출력에 따라서 상태의 발생확률을 갱신하여 저장하는 상태테이블; 및 압축 데이타복원기의 초기화신호와 클럭을 생성하여 상기 복원과정에 있어서의 타이밍제어를 수행하도록 하는 시스템제어부를 포함하는 것을 특징으로 하는 압축 데이타 복원장치를 제공한다.
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