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公开(公告)号：KR1020050065984A
公开(公告)日：2005-06-30
申请号：KR1020030097160
申请日：2003-12-26
Applicant: 한국전자통신연구원
IPC: G06F17/14
Abstract: 회로 크기를 증대시키지 않고도, 오버플로우를 방지할 수 있는 고속 퓨리에 변환기 프로세서를 개시한다. 개시된 본 발명은 신호가 입력되는 입력 버퍼, 상기 입력 버퍼에 제공된 신호를 저장하는 메모리부, 상기 입력 버퍼에 제공된 신호를 퓨리에 변환시키는 라딕스-r 프로세서, 및 상기 메모리부와 라딕스-r 프로세서 사이에 설치되는 자동 이득 제어부를 포함한다. 상기 자동 이득 제어부는 상기 라딕스-r 프로세서에 제공되는 신호를 일정 크기로 조절함과 동시에 신호 크기를 감쇄시킬 수 있도록 소정 비트로 쉬프트시킨다. 이때, 자동 이득부는 상수 곱셈기와 신호 평균 계산 회로부를 포함하며, 비교적 큰 면적을 차지하는 상수 곱셈기는 비교적 사이즈가 작은 가산기 및 감산기로 구성하여, 회로 크기를 감축할 수 있다.
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公开(公告)号：KR1020030056567A
公开(公告)日：2003-07-04
申请号：KR1020010086829
申请日：2001-12-28
Applicant: 한국전자통신연구원
IPC: G06F13/40
Abstract: PURPOSE: A bus architecture for a system chip having a multiprocessor and peripheral blocks is provided to improve the system performance through the extension of a bandwidth and the enhanced entire data processing ratio by separating the data bus between a master and a slave block into a write data bus and a read data bus, and making the master blocks respectively access the slave blocks at the same time. CONSTITUTION: The master blocks(1,2,3) output an address, the write data, and a control signal to the system bus. A bus arbiter(13) processes a request signal outputted from the master blocks(1,2,3). An address decoder(14) decodes the address outputted from the master blocks(1,2,3). The slave blocks(4,5,6) output the data and a response signal after the proper process by receiving the address, the write data, and the control signal outputted from the master blocks(1,2,3). Master multiplexers(7,8,9) output the address, the data, and the control signal of the corresponding master block by receiving a permission signal from the bus arbiter(13). Slave multiplexers(4,5,6) output the data and the response signal of the corresponding slave block by receiving a selection signal from the address decoder(14).
Abstract translation: 目的：提供一种具有多处理器和外设块的系统芯片的总线架构，通过将主器件和从器件之间的数据总线分离成写入，通过扩展带宽和增强的整体数据处理比来提高系统性能 数据总线和读数据总线，并使主机块分别同时访问从模块。 构成：主站（1,2,3）向系统总线输出地址，写入数据和控制信号。 总线仲裁器（13）处理从主块（1,2,3）输出的请求信号。 地址解码器（14）解码从主块（1,2,3）输出的地址。 从块（4,5,6）通过接收从主块（1,2,3）输出的地址，写入数据和控制信号，在正确的处理之后输出数据和响应信号。 主复用器（7,8,9）通过从总线仲裁器（13）接收许可信号来输出相应主机的地址，数据和控制信号。 从复用器（4,5,6）通过从地址解码器（14）接收选择信号来输出相应从属块的数据和响应信号。
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公开(公告)号：KR1020140142927A
公开(公告)日：2014-12-15
申请号：KR1020130064692
申请日：2013-06-05
Applicant: 한국전자통신연구원
CPC classification number: G06F17/142
Abstract: 혼합 기수 파이프라인 FFT 프로세서 및 FFT 프로세싱 방법이 개시된다. 본 발명에 따른 혼합 기수 파이프라인 FFT 프로세서는 서로 직렬 연결된 제1 래딕스 프로세서들을 포함하는 제1 래딕스 체인; 서로 직렬 연결된 제2 래딕스 프로세서들을 포함하고, 상기 제1 래딕스 체인과 직렬 연결되는 제2 래딕스 체인; 상기 제1 래딕스 체인으로 입력되는 시퀀스에 대한 인덱스 매핑을 수행하는 입력 버퍼; 및 상기 제1 및 제2 래딕스 체인 중 어느 하나 이상의 출력을 이용하여 생성된 시퀀스에 대한 인덱스 매핑을 수행하여 최종 FFT 출력을 생성하는 출력 버퍼를 포함한다.
Abstract translation: 公开了混合基数管线FFT处理器和FFT处理方法。 根据本发明，混合基数管线FFT处理器包括：包括串联连接的第一基数处理器的第一基数链; 包括彼此串联连接并串联连接到第一基座链的第二基数处理器的第二基数链; 输入缓冲器，对输入到第一基数链的序列执行索引映射; 以及输出缓冲器，通过对通过使用第一和第二基数中的至少一个的输出而产生的序列进行索引映射来产生最终的FFT输出。
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公开(公告)号：KR101419380B1
公开(公告)日：2014-07-15
申请号：KR1020100109020
申请日：2010-11-04
Applicant: 한국전자통신연구원
Abstract: 본 발명은 이동 통신 시스템에서 물리 채널을 위한 자원 할당 방법 및 장치에 관한 것으로서, 특히 본 발명의 이동 통신 시스템에서 물리 채널을 위한 자원 할당 방법은 물리 채널, 기준 신호 및 동기 신호에 할당된 자원 정보를 2차원 맵 형식으로 저장하는 보조 메모리를 포함하는 자원 할당 장치를 이용하여, 상기 물리 채널 중 제어 채널인 PCFICH(Physical Control Indicator Channel), PHICH(Physical Hybrid ARQ Indicator Channel) 및 PDCCH(Physical Downlink Contorl Channel)에 자원을 할당하는 제어 채널 맵핑 단계, 자원을 할당할 대상이 되는 서브 프레임이 MBSFN인지 확인하는 서브 프레임 판별 단계, 상기 서브 프레임 판별 단계에서 상기 자원을 할당할 대상이 되는 서브 프레임이 MBSFN이 아닌 것으로 판별 된 경우, 상기 동기 신호 및 상기 물리 채널 중 PBCH(Physical Broadcast Channel), PDSCH(Physical Downlink Share Channel) 및 상기 PDSCH를 위한 기준 신호에 자원을 할당하는 제1 데이터 채널 맵핑 단계 및 상기 서브 프레임 판별 단계에서 상기 자원을 할당할 대상이 되는 서브 프레임이 MBSFN인 것으로 판별 된 경우, 상기 물리 채널 중 PMCH(Physical Multicast Channel) 및 상기 PMCH를 위한 기준 신호에 자원을 할당하는 제2 데이터 채널 맵핑 단계를 포함한다.
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公开(公告)号：KR1020080050939A
公开(公告)日：2008-06-10
申请号：KR1020070035238
申请日：2007-04-10
Applicant: 한국전자통신연구원
IPC: H04N21/43
CPC classification number: H04N21/4882 , H04H20/57 , H04H2201/11 , H04N21/4348 , H04N21/4623
Abstract: An apparatus and a method for extracting a limited reception internal message(an ECM(Entitlement Control Message) or an EMM(Entitlement Management Message)) in a mobile multimedia broadcast system are provided to extract a limited reception internal message effectively without reference to an FIC(Fast Information Channel) of a DMB frame. A sub-channel data extracting unit(41) extracts sub-channel data set as limited reception from a mobile multimedia broadcast signal. A sub-channel prefix header analyzing unit(42) extracts sub-channel prefix length information from a sub-channel prefix length information field of the sub-channel data, and extracts start position information of a limited reception internal message from the sub-channel data. A sub-channel prefix data processing unit(43) extracts the limited reception interval message from the sub-channel data by using the sub-channel prefix length information and the start position information of the limited reception internal message.
Abstract translation: 提供一种在移动多媒体广播系统中提取有限的接收内部消息（ECM（授权控制消息）或EMM（授权管理消息））的装置和方法，以有效地提取有限的接收内部消息，而不参考FIC （快速信息频道）的DMB帧。 子信道数据提取单元（41）从移动多媒体广播信号中提取作为受限接收的子信道数据。 子信道前缀标题分析部（42）从子信道数据的子信道前缀长度信息字段提取子信道前缀长度信息，从子信道中提取有限的接收内部消息的开始位置信息 数据。 子信道前缀数据处理单元（43）通过使用子信道前缀长度信息和受限接收内部消息的开始位置信息，从子信道数据中提取受限接收间隔消息。
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Patent Agency Ranking
公开(公告)号：KR100733767B1
公开(公告)日：2007-06-29
申请号：KR1020050117422
申请日：2005-12-05
Applicant: 한국전자통신연구원
IPC: H04N19/89 , H04N7/08 , H03M13/41 , H04N21/2343
Abstract: 본 발명은 지상파 이동 멀티미디어 방송(DMB)에 사용되는 시간 디인터리버 장치의 설계 방법에 관한 것이다. DMB채널 상에서 시간 디인터리버의 주요 동작은 수신된 데이터를 주어진 알고리즘에 따라 입력 순서를 바꾸어 출력시킴으로써 후단에 위치한 비터비 디코더가 효과적으로 에러를 정정할 수 있도록 에러를 분산한다. 이를 위해 수신한 데이터를 저장하기 위한 대용량의 메모리가 필요하게 되는데, 일반적으로 4M비트 정도 크기의 메모리를 칩 외부에 두어 사용하게 된다. 또한 메모리 읽기/쓰기 수행 시에 랜덤한 형태의 어드레싱 동작이 발생하므로 일반적으로 SRAM을 사용하여 구현한다.
상기 목적을 달성하기 위한 본 발명의 사상을 적용한 디인터리빙 장치는, 심볼 단위로 기록이 가능한 입력 버퍼; 입력되는 디맵핑 매트릭 데이터의 각 심볼들을 재정렬한 소정의 기록용 데이터 전송 블록을 작성하여 상기 입력 버퍼에 기록하기 위한 입력 버퍼 어드레서; 심볼 단위로 판독이 가능한 출력 버퍼; 상기 출력 버퍼에 저장된 소정의 판독용 데이터 전송 블록을 이루는 각 심볼들을 재정렬하여 디펑춰 스트림으로 출력하기 위한 출력 버퍼 어드레서; 상기 기록용 데이터 전송 블록을 외부 메모리로 전달하고, 상기 외부 메모리로부터 상기 판독용 데이터 전송 블록을 전달받기 위한 메모리 제어부를 포함하는 것을 특징으로 한다.
본 발명의 디인터리빙 장치는 디인터리빙에 필요한 메모리 크기를 줄일 수 있는 효과 및/또는 저렴하고 입출력 속도가 빠른 버스트 입출력 방식의 디램의 대 역폭을 효율적으로 사용할 수 있는 효과가 있다.
Deinterleaver, DMB, 디인터리버, CIF, 이동멀티미디어방송-
公开(公告)号：KR100679233B1
公开(公告)日：2007-02-05
申请号：KR1020050042909
申请日：2005-05-23
Applicant: 한국전자통신연구원
Abstract: 본 발명은 디지털 자동 이득 제어장치에 관한 것으로, AGC 입력신호 I,Q에 이득조절부로부터 출력된 이득값을 곱하여 충분한 비트 레졸루션을 갖도록 AGC 출력신호 I,Q를 출력하기 위한 이득계산부와, 상기 이득계산부로 출력된 AGC 출력신호 I,Q에 대한 신호전력을 추출하기 위한 전력추출부와, 상기 전력추출부로부터 추출된 신호전력을 제공받아 미리 설정된 패킷 단위의 일정구간 동안의 평균전력레벨을 추출하기 위한 평균전력추출부와, 상기 평균전력추출부로부터 추출된 평균전력레벨을 제공받아 로그값으로 변환하기 위한 로그연산부와, 상기 로그연산부로부터 변환된 로그값과 미리 설정된 임계값을 비교하여 그 차이값을 출력하기 위한 비교부와, 상기 비교부로부터 출력된 차이값에 따라 이득을 조절하여 상기 이득계산부로 상기 조절된 이득값을 출력하기 위한 이득조절부를 포함함으로써, 패킷 또는 심볼 단위의 일정구간별 균일한 신호전력레벨을 유지할 수 있는 효과가 있다.
디지털 자동 이득 제어장치, 심볼, 패킷, 이득계산부, 전력추출부, 평균전력추출부, 이득조절부-
公开(公告)号：KR101694291B1
公开(公告)日：2017-01-10
申请号：KR1020140010353
申请日：2014-01-28
Applicant: 한국전자통신연구원
Abstract: 본발명은웹 플랫폼에서자바스크립트의수행성능을향상시키기위한자바스크립트엔진가속장치및 방법에관한것이다. 이를위한본 발명의자바스크립트엔진가속장치는사용자로부터입력된자바스크립트소스를기계어로컴파일링하는자바스크립트엔진에서, 자바스크립트소스를근거로 CPU 코어부를통해생성된바이트코드에대해하드웨어가속이가능한지판단하는판단부; 판단부에서하드웨어가속이가능하다고판단되면, 저장부에저장된기계어들중 바이트코드에대응하는대응기계어가저장된주소를탐색하는주소정보생성부; 및대응기계어를캐시메모리로로딩하는기계어관리부를포함하고, 자바스크립트엔진과상호작용하며, 저장부에저장된기계어들은자바스크립트엔진에서자바스크립트함수중 기설정된횟수이상으로사용된함수들을적시컴파일링함으로써기존에생성된언어인것을특징으로한다.
Abstract translation: 本发明涉及一种用于加速JavaScript引擎以提高Web平台的JavaScript性能的装置和方法。 根据本发明的用于加速JavaScript引擎的装置包括：确定单元，确定是否可以基于JavaScript引擎中的JavaScript源加速用于经由CPU核心单元产生的字节码的硬件，该JavaScript源编译输入的JavaScript源 由用户进入机器代码; 地址信息生成单元，其在确定单元中确定硬件的加速度时，搜索存储在存储单元中的机器码之间的与字节码相对应的机器码的地址; 以及将相应的机器代码加载到高速缓冲存储器的机器代码管理单元，其中与JavaScript引擎交互时存储在存储单元中的机器代码通常是通过在JavaScript函数中及时编译使用预定次数或更多的JavaScript函数的代码来生成的代码 JavaScript引擎。
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公开(公告)号：KR1020150089746A
公开(公告)日：2015-08-05
申请号：KR1020140010725
申请日：2014-01-28
Applicant: 한국전자통신연구원
Abstract: 본발명은자바스크립트의메모리관리장치및 그방법에관한것으로, 메모리를다수개의영역으로구분하는영역구분부; 새로할당되는객체의참조경로를조사하여, 다른영역으로이동시키는가비지컬렉션수행부; 및마지막영역으로이동된객체의참조경로존재여부에따라, 객체의마크수행여부를판단하여메모리해제여부를결정하는메모리관리부;를포함하며, 상기영역구분부는, 새로할당되는객체를저장하는제1 영역, 제1 영역에서이동하는객체를저장하는제2 영역, 제2 영역에서이동하는객체를저장하는제3 영역및 제3 영역에서이동하는객체를저장하는제4 영역으로메모리를구분하는것을특징으로한다.
Abstract translation: 本发明涉及JavaScript的存储器管理装置和方法。 存储器管理装置包括：区域分割单元，将存储器分割成多个区域; 垃圾收集执行单元，调查新分配的对象的参考路径以将对象传送到不同的区域; 以及存储器管理单元，确定根据传送到最终区域的对象的参考路径的存在来执行对象的标记以确定是否释放存储器，其中区域划分单元将存储器划分为存储的第一区域 新分配的对象，存储从第一区域传送的对象的第二区域，存储从第二区域传送的对象的第三区域和存储从第三区域传送的对象的第四区域。
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公开(公告)号：KR1020100067595A
公开(公告)日：2010-06-21
申请号：KR1020090063461
申请日：2009-07-13
Applicant: 한국전자통신연구원
IPC: H04N7/015
CPC classification number: H04N5/213 , H04H20/57 , H04H2201/11 , H04L5/0007 , H04N19/60
Abstract: PURPOSE: An apparatus for compensating a channel distortion compensating device embodying the efficient performance as the hardware design cost is provided to implement efficient performance at small hardware design cost when the channel distortion estimation and correction are performed. CONSTITUTION: A channel distortion estimator(510) presumes OFDM(Orthogonal Frequency Division Multiplexing) in the received signal. A channel distortion compensator(520) revises the distortion. A decider(530) decides the symbol outputted from the channel distortion correcting unit. A base layer extractor(540) extracts the base layer signal. An enhancement layer extractor extracts the enhancement layer signal.
Abstract translation: 目的：提供一种用于补偿具有作为硬件设计成本的有效性能的信道失真补偿装置的装置，以在执行信道失真估计和校正时以小的硬件设计成本实现有效的性能。 构成：信道失真估计器（510）假设接收信号中的OFDM（正交频分复用）。 通道失真补偿器（520）修正失真。 决定器（530）确定从信道失真校正单元输出的符号。 基层提取器（540）提取基本层信号。 增强层提取器提取增强层信号。
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