公开(公告)号：KR1019960025024A

公开(公告)日：1996-07-20

申请号：KR1019940036989

申请日：1994-12-23

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 도한철 ,  김재근

IPC: G06F13/00 ,  G06F15/12

Abstract: 본 발명의 목적은 단순화한 프로토콜을 갖는 프로세서간 통신장치를 제공하는데 있으며, 상기 목적을 달성하기 위하여 본발명은, 버스의 분산중재방식을 상용화한 칩을 각 프로세서 보드에 두어 중재기(1)로 사용하고, 송수신단에서 메세지의일시적인 저장을 위해 FIFO 메모리(3,7)를 두고 BTL(Backplane Transceiver Logic:74FB2040)로 구성된 버스 트랜시버(6)와 버스 리시버(11)를 통해 8bit의 병렬 데이타로 메세지를 전달하고 접수하며, 중재기(1)의 제어 FIFO메모리(3, 7) 및트랜시버 및 리시버(6, 11)제어, 그리고 프로세서간 송수신절차 제어를 담당하는 송신 모듈 상태천이 제어기(5)와 수신모듈 상태천이 제어기(10)의 회로를 FPGA(Field Programmable Gate Array)에 내장 구현하여 단순화한 프로토콜을 갖는 프로세서간 통신장치로 구현하였다.

公开(公告)号：KR100098110B1

公开(公告)日：1996-04-10

申请号：KR1019930028323

申请日：1993-12-17

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 도한철 ,  송주빈 ,  김재근

IPC: G06F13/18

公开(公告)号：KR1019950020197A

公开(公告)日：1995-07-24

申请号：KR1019930030005

申请日：1993-12-27

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 도한철 ,  이동춘 ,  김재근

IPC: G06F13/36

Abstract: 본 발명은 N개의 슬레이브 프로세서들로 부터의 전송 요구권을 마스터 프로세서에서 중재하여 버스상의 충돌을 방지하고 마스타와 특정 슬레이브 프로세서간에 인터럽트 플랙을 자체 내장한 듀얼 포트램의 공유 메모리 특성과 인터럽트 요구 특성을 이용한 메세지 통신을 구현한 마스타와 슬레이브 프로세서들 간의 통신회로에 관한 것이며, 마스타와 슬레이브 프로세서간의 간단화된 통신 프로토콜로 전송 소요 시간을 단축할 수 있으며, 슬레이브가 전송요구 발생시 리얼타임으로 요구할 수 있는 인터럽트 방식으로 회로를 간략화하여 요구에 대한 신속한 처리가 이루어지도록 하며, 제어용량의 확장으로 슬레이브 프로세서 보드를 증설할 경우 프로세서간 통신 버스의 큰 수정없이 관련 인터럽트 라인만 추가 연결하여 확장할 수 있어 회로의 효율 을 높이는 우수한 효과를 갖는다.

公开(公告)号：KR100356015B1

公开(公告)日：2002-10-18

申请号：KR1019990053517

申请日：1999-11-29

Applicant: 한국전자통신연구원

Inventor： 이형섭 ,  도한철 ,  이형호

IPC: H04L12/927 ,  H04L12/801 ,  H04L12/761 ,  H04L12/18 ,  H04L12/933

Abstract: 본발명은브로드캐스팅패킷과같이점 대다중점스위칭동작시발생하는블록킹의문제를해결하기위한패킷스위치시스템의구조에관한것이다. 본발명의패킷스위치시스템은유니캐스트패킷과브로드캐스트/멀티캐스트패킷의스위칭경로를분리하여유니캐스트패킷은자신의목적지에따라서스위치의패브릭을통하여스위칭하고, 브로드캐스트패킷들은스위치패브릭에서브로드캐스트패킷들을위하여별도의할당된스위칭경로로스위칭한다. 브로드캐스트패킷들을위한별도의스위칭경로는버스형태로모든출력포트모듈에연결되어져있으며, 출력포트모듈에서는유니캐스트용버퍼와브로드캐스트용버퍼를분리하여패킷들을저장하여처리한다. 출력포트모듈에분리되어저장되어있는패킷들은데이터의송신을위한패킷포워딩기능부에의하여제어관리된다. 그리고입출력포트모듈포워딩기능부의신호버스는처리되는신호에따라분리하여구성된다. 따라서, 본발명의패킷스위치시스템구조는브로드캐스트/멀티캐스트패킷에대한스위칭동작시 스위치의블록킹을줄일수 있으며, 한슬롯시간에브로드캐스트패킷과유니캐스트패킷이처리하므로스위치효율을높일수 있다. 또한분리구성되는입출력포트모듈포워딩기능부의버스구조는낮은내부신호용량으로와이어스피드의스위칭성능을얻을수 있도록한다.

公开(公告)号：KR100315424B1

公开(公告)日：2001-11-28

申请号：KR1019990061874

申请日：1999-12-24

Applicant: 한국전자통신연구원

Inventor： 도한철 ,  이형호 ,  정보선 ,  박동선

IPC: H03M7/36

Abstract: 본발명은 125MHz 이상의동작클럭속도를제공하도록구현된 8B/10B 인코더에관한것으로, 본발명에의한 8B/10B 인코더는, 입력데이터를소정의제어신호와함께입력하고 5B/6B 분류기능을수행하는 8B/10B기능블록부, 상기 8B/10B기능블록부로부터출력된인코딩용신호를클럭에동기하여입력하는디스패러티(disparity)계산블록부, 상기 8B/10B기능블록부및 디스패러티계산블록부의출력신호를입력하고이들출력신호를상기클럭에동기하여한번래치하는제1버퍼, 상기제1버퍼의버퍼링값을 5B/6B인코딩과 3B/4B인코딩으로병렬인코딩하는 8B/10B인코딩수단, 상기 8B/10B인코딩수단의인코딩값과디스패러티계산값을한 클럭으로래치하는제2버퍼를구비하여, 8비트의데이터를바로한 클럭에동작하도록하여 10비트의데이터열을생성해내고고속의코딩주기의동작속도를만족시키기위하여파이프라이닝기법을적용하였다. 이로부터보다안정적이고고속동작을보장하며, 회로구현시타이밍위반사항없이동작시킬수 있는장점이있다.

公开(公告)号：KR1020010064238A

公开(公告)日：2001-07-09

申请号：KR1019990062388

申请日：1999-12-27

Applicant: 한국전자통신연구원

Inventor： 이형섭 ,  도한철 ,  이형호 ,  이승수 ,  송상섭

IPC: H04L12/26

CPC classification number: H04L1/0061 ,  H04L25/4908

Abstract: PURPOSE: A method and a device for detecting an RD(Running Disparity) error are provided to directly calculate the disparity in an 8B/10B parallel data row, and to use only one byte clock in a parallel data row in a function calculating the number of 1(one). CONSTITUTION: A TOT-ONE function(21) receives a pre-data row, to calculate the number of 1(one) and generate a TOT-ONE value. A byte flip-flop(22) receives a pre-data row to generate a present data row. An RD(Running Disparity)-ONE function(23) calculates the number of 1(one) of a 3B/4B bit row and a 5B/6B bit row, to generate an RD4-ONE value and an RD6-ONE value. A PRE-RD function(24) generates a pre-RD value using the TOT-ONE value and the RD4-ONE value. And an RD error checking unit(25) detects whether an RD error exists in a data row.

Abstract translation: 目的：提供一种用于检测RD（运行视差）错误的方法和装置，以直接计算8B / 10B并行数据行的差异，并且在计算数字的函数中仅使用并行数据行中的一个字节时钟 的1（一）。 构成：TOT-ONE功能（21）接收预数据行，计算1（1）的数量并生成TOT-ONE值。 字节触发器（22）接收预数据行以产生当前数据行。 RD（运行视差）-ONE功能（23）计算3B / 4B位行和5B / 6B位行中的1（1）个数，以产生RD4-ONE值和RD6-ONE值。 PRE-RD功能（24）使用TOT-ONE值和RD4-ONE值产生前RD值。 并且RD错误检查单元（25）检测数据行中是否存在RD错误。

公开(公告)号：KR1020010064227A

公开(公告)日：2001-07-09

申请号：KR1019990062377

申请日：1999-12-27

Applicant: 한국전자통신연구원

Inventor： 이형섭 ,  도한철 ,  이형호

IPC: H04L12/801 ,  H04L12/933

CPC classification number: H04L47/10 ,  H04L49/10

Abstract: PURPOSE: An interface method of a network processing module in a multilayer packet switch system and a multilayer packet switch system thereof are provided to separate interface paths of system related data and routing protocol related data, and to interface the system related data through a CPU(Central Processing Unit) bus, then to interface the routing protocol related data through an Ethernet control module. CONSTITUTION: I/O(Input/Output) modules(100) perform packet forwarding functions. A switch fabric module(200) has many ports which switch packets according to destinations between the I/O modules(100). A network processing module(300) processes control signals and routing protocol related data of the I/O modules(100) and the switch fabric module(200). An Ethernet control module(400) is connected with the ports of the switch fabric module(200), and interfaces the routing protocol related data of the I/O modules(100) and the switch fabric module(200) to the network processing module(300).

Abstract translation: 目的：提供一种多层分组交换系统中的网络处理模块及其多层分组交换系统的接口方法，用于分离系统相关数据和路由协议相关数据的接口路径，并通过CPU（ 中央处理单元）总线，然后通过以太网控制模块接口路由协议相关数据。 构成：I / O（输入/输出）模块（100）执行数据包转发功能。 交换结构模块（200）具有许多根据I / O模块（100）之间的目的地切换分组的端口。 网络处理模块（300）处理I / O模块（100）和交换结构模块（200）的控制信号和路由协议相关数据。 以太网控制模块（400）与交换结构模块（200）的端口连接，将I / O模块（100）和交换结构模块（200）的路由协议相关数据与网络处理模块 （300）。

公开(公告)号：KR1020010058233A

公开(公告)日：2001-07-05

申请号：KR1019990062449

申请日：1999-12-27

Applicant: 한국전자통신연구원

Inventor： 도한철 ,  이형호 ,  안석순 ,  김기민

IPC: H04L12/28

CPC classification number: H04L45/66 ,  H04L45/74

Abstract: PURPOSE: A structure of a giga-bit Ethernet having a three-layer forwarding engine with a two-way type is provided to guarantee a bandwidth of giga-bit speed, by putting a forwarding engine between a MAC(Media Access Controller) layer protocol and a FIFO register, in order to directly route a packet inputted to a MAC and forward the packet to the FIFO register. CONSTITUTION: A physical coding sub-layer(21) processes a line coding operation. A giga-bit Ethernet MAC part(22) generates and detects MAC protocol data. A three-layer IP(Internet Protocol) forwarding engine part(23) detects and forwards a three-layer IP. A processor(25) processes messages such as ICMP(Internet Control Message Protocol) and an ARP(Address Resolution Protocol). A MAC FIFO control logic part(24) stores a protocol message by arbitrating priority of a high-speed path. A clock and test connection part(27) supplies a system clock. A processor connection part(26) includes a register a counter which manage network information, and makes connection to a processor.

Abstract translation: 目的：提供具有双向类型的三层转发引擎的千兆位以太网的结构，以通过将转发引擎放在MAC（媒体访问控制器）层协议之间来保证千兆位速度的带宽 和FIFO寄存器，以便直接路由输入到MAC的分组，并将分组转发到FIFO寄存器。 构成：物理编码子层（21）处理行编码操作。 千兆以太网MAC部分（22）生成并检测MAC协议数据。 三层IP（Internet Protocol）转发引擎部分（23）检测并转发三层IP。 处理器（25）处理诸如ICMP（因特网控制消息协议）和ARP（地址解析协议）的消息。 MAC FIFO控制逻辑部分（24）通过仲裁高速路径的优先级来存储协议消息。 时钟和测试连接部分（27）提供系统时钟。 处理器连接部分（26）包括寄存器，其管理网络信息并且连接到处理器的计数器。

公开(公告)号：KR1020010048718A

公开(公告)日：2001-06-15

申请号：KR1019990053517

申请日：1999-11-29

Applicant: 한국전자통신연구원

Inventor： 이형섭 ,  도한철 ,  이형호

IPC: H04L12/927 ,  H04L12/801 ,  H04L12/761 ,  H04L12/18 ,  H04L12/933

CPC classification number: H04L47/806 ,  H04L12/18 ,  H04L45/16 ,  H04L47/15 ,  H04L49/10

Abstract: PURPOSE: A packet switch system for decreasing a blocking by a broadcast packet is provided to decrease a broadcasting operation by a broadcast packet by separating a switching path of a unicast packet and a broadcast/multicast packet in a packet switch system. CONSTITUTION: A broadcast path(55) is connected with a switching fabric module(52) and all output port modules(54) in a bus type for a switching operation of a broadcast/multicast packet. Each of input port modules(51-1 - 51-N) performs an address look-up operation with respect to the inputted packet and performs a broadcast operation in case that a destination port is not accurately confirmed. The broadcast packet is switched from a switch fabric module(52) to a broadcast path(55). All output ports(54) receive the packets through a bus of the broadcast path(55). The input port module into which the broadcast packet is inputted processes the broadcast packet like a unicast packet for thereby preventing a blocking problem which occurs during the switching by the broadcast packet.

Abstract translation: 目的：提供一种用于减少广播分组的阻塞的分组交换系统，以通过在分组交换系统中分离单播分组和广播/多播分组的交换路径来减少广播分组的广播操作。 构成：广播路径（55）与总线类型的交换结构模块（52）和所有输出端口模块（54）连接，用于广播/组播分组的切换操作。 每个输入端口模块（51-1-51-N）针对输入的分组执行地址查找操作，并且在目的端口未被准确确认的情况下执行广播操作。 广播分组从交换结构模块（52）切换到广播路径（55）。 所有输出端口（54）通过广播路径（55）的总线接收分组。 输入广播分组的输入端口模块处理广播分组，如单播分组，从而防止在广播分组切换期间发生的阻塞问题。

公开(公告)号：KR1020010027934A

公开(公告)日：2001-04-06

申请号：KR1019990039919

申请日：1999-09-16

Applicant: 한국전자통신연구원

Inventor： 도한철 ,  이왕환 ,  이형섭

IPC: H04L12/935

CPC classification number: H04L49/309

Abstract: PURPOSE: A device and a method for a multi-layer parallel processing lookup in a communication system are provided to apply a CAM(Content Addressable Memory) to simultaneously and independently process the lookup of a 2-layer MAC(Medium Access Control) address and a 3-layer IP(Internet Protocol) address in order to implement a fast lookup satisfying a gigabit speed of traffic. CONSTITUTION: An MAC(Medium Access Control,41) performs protocol processing for a gigabit speed of signal received from an Ethernet physical medium, and delivers a packet frame inside a system through an inner receiving FIFO(First-In-First-Out). In a lookup control unit(42) an address recognizer(421) latches a header of a gigabit capacity of packet data frame received from the receiving FIFO of the MAC(41) in real time, to extract necessary information. A 2-layer lookup controller(422) controls a 2-layer CAM(Content Addressable Memory)(423) and searches output network information, to obtain lookup information on an MAC address processed in a 2-layer among the extracted information. A 3-layer lookup controller(424) controls a 3-layer CAM(425) and searches output network information, to obtain lookup information on an IP(Internet Protocol) address processed in a 3-layer among the extracted information. A forwarding transmission unit(426) transmits the output network information obtained from the 2-layer and 3-layer lookup controllers(422,424) to a forwarding unit(43).

Abstract translation: 目的：提供一种用于通信系统中的多层并行处理查找的设备和方法，以应用CAM（内容可寻址存储器）来同时且独立地处理对2层MAC（媒体访问控制）地址的查找，以及 一个3层IP（Internet协议）地址，以便实现满足千兆位速度的快速查找。 构成：MAC（介质访问控制，41）对从以太网物理介质接收的千兆位速度执行协议处理，并通过内部接收FIFO（先进先出）在系统内传送分组帧。 在查找控制单元（42）中，地址识别器（421）实时地锁存从MAC（41）的接收FIFO接收到的分组数据帧的千兆位容量的报头，以提取必要的信息。 2层查找控制器（422）控制2层CAM（内容寻址存储器）（423）并搜索输出网络信息，以获得关于提取信息中2层处理的MAC地址的查找信息。 3层查找控制器（424）控制3层CAM（425）并搜索输出网络信息，以获得关于在所提取的信息中的3层处理的IP（因特网协议）地址的查找信息。 转发传输单元（426）将从2层和3层查找控制器（422,424）获得的输出网络信息发送到转发单元（43）。