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公开(公告)号：KR1019960027708A
公开(公告)日：1996-07-22
申请号：KR1019940035420
申请日：1994-12-20
IPC: H04L12/28
Abstract: 본 발명은 동기 (이하, SYNC라 함) 패턴을 사용하고 효율적인 리셋형 혼화기와 4B/5B 부호화(coding) 기술을 사용하여 효율적인 셀 기반의 송수신을 가능하게 한 셀기반(Cell-Based) ATM송수신 장치를 제공하는데 그 목적이 있으며, 상기 목적을 달성하기 위하여 송신되는 ATM 셀을 입력받아 혼화하여 출력하는 혼화수단(1)과, SYNC 패턴을 발생하여 상기 혼화수단(1)에서 출력되는 셀에 첨가시키기 위한 SYNC 패턴 발생수단(2)과, 상기 SYNC 패턴 발생수단(2)에서 출력되는 셀을 부호화하여 전송로(4)로 출력하는 부호수단(3)과, 전송로(4)로 부터 수신되는 셀을 입력받아 SYNC 패턴을 검출하여 옥텟과 셀의 경계를 식별한 후 출력하는 옥텟/셀 경계식별수단(5)과, 상기 옥텟/셀 경계식별수단(5)에서 출력되는 신호에 대해 오류를 검출하고 복호화하는 복호 및 오류검출수단(6), 및 상기 복호 및 오류 검출수단(6)의 출력을 역혼화하여 순수산 53 옥텟의 ATM 셀로서 출력하는 역환화수단(7)을 포함하며, 셀을 직접 전송하는데 있어서 발생하는 셀의 경계 식별과 수신단의 클럭복원의 문젯점을 SYNC 바이트와 4B/5B 부호 및 리셋형 혼화기를 사용함으로써 해결하여 중저속의 ATM 가입자 장치를 적은 비용으로 효율적으로 구현할 수 있다.
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公开(公告)号：KR1019960002685B1
公开(公告)日：1996-02-24
申请号：KR1019920026066
申请日：1992-12-29
IPC: H04L12/28
Abstract: a transmitting part having a scrambler which scrambles 48 byte payload of 53 bytes cells in byte unit, a parallel HEC(header error control) encoder which receives an initial 4 bytes of 5 bytes cell header in the byte unit to generate the HEC and inserts the generated HEC into the fifth byte, and a transmitting controller which controls the scrambler and the parallel HEC encoder; a receiving part having a parallel HEC reverse encoder which controls a cell boundary extraction and error in a cell header from the data in the byte unit transmitted to a physical medium connector, a reverse scrambler which restores an original cell payload from the scrambled 48 byte payload, and a receiving controller which controls the parallel HEC reverse encoder and the reverse scrambler; and command and state registers each connected to the transmitting controller and the receiving controller.
Abstract translation: 发送部分具有加扰器，其以字节为单位加扰53字节的48字节有效载荷;并行HEC（报头错误控制）编码器，其接收字节单元中的初始4字节的5字节的单元头部，以生成HEC并插入 生成HEC到第五字节，以及控制加扰器和并行HEC编码器的发送控制器; 接收部分具有并行HEC反向编码器，其从发送到物理介质连接器的字节单元中的数据控制单元报头中的单元边界提取和错误;反向加扰器，其从加扰的48字节有效载荷恢复原始单元净荷 以及控制并行HEC反向编码器和反向扰频器的接收控制器; 每个连接到发送控制器和接收控制器的命令和状态寄存器。
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公开(公告)号：KR1019940017449A
公开(公告)日：1994-07-26
申请号：KR1019920026066
申请日：1992-12-29
IPC: H04L12/28
Abstract: 본 발명은 ATM 프로토콜을 지원하는 ATM 물리계층 기능 중 ATM셀 경계식별 및 혼화 기능을 바이트 단위로 처리하는 장치에 관한 것이다.
본 발명은, 셀 속도정합부(3)로부터 전달되는 53바이트의 셀중에서 48바이트의 페이로드를 바이트 단위로 혼화하는 혼화수단(21)과, 5바이트의 셀 헤더중 바이트 단위로 처음 4바이트를 받아들여 HEC를 생성한 후 이를 5번째 바이트에 삽입하는 기능을 가지는 바이트 단위처리 HEC 부호화 수단(22)과, 상기 혼화수단(21)과 HEC부호화 수단을 제어하는 송신제어수단(23)을 구비한 송신부와; 물리매체 접속부(1)로부터 전달된 바이트 단위의 데이터로부터 셀의 경계의 추출 및 셀 헤더내의 에러를 제어하는 바이트 단위처리 HEC 역 부호화 수단(24)과, 혼화된 48바이트의 페이로드에서 원래의 셀 페이로드를 복구하는 역혼화수단(25)과, 상기 HEC역 부호화 수단(24)과 역혼화수단(25)을 수신제어 수단(26)을 구비하는 수신부와, 상기 송신제어 수단(23)과 수신제어수단(26)에 연결되어 명령 레지스터(271)와 상태 레지스터(272)를 구비한다.-
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公开(公告)号：KR1020120104824A
公开(公告)日：2012-09-24
申请号：KR1020110022460
申请日：2011-03-14
Applicant: 한국전자통신연구원 , 전북대학교산학협력단
CPC classification number: H04L25/067 , H04L27/0008
Abstract: PURPOSE: A single demodulator for soft-decision bit detection is provided to reduce complexity by calculating a soft decision value of each bit only using one time simple distance calculation of a received symbol and a predetermined hard decision boundary value. CONSTITUTION: A demodulator calculates an I(In phase) channel value corresponding to a horizontal axis value and a Q(Quadrature) channel value corresponding to a vertical axis value in a process of mapping a symbol about a received signal by constellation(300). The demodulator determines the I channel value and the Q channel value as an initial soft-decision bit value for first and second bits(400). The demodulator cyclically calculates the initial soft-decision bit value for third and more bits based on the initial soft-decision bit value for the first and second bits(500). The demodulator multiplies a gain to all initial soft-decision bit values calculated by a detection flow chart(600). [Reference numerals] (300) Calculation of an I(In phase) channel value (Re{s}) and a Q(Quadrature) channel value (Im{s}) for a received signal; (400) Initial soft-decision bit value for first and second bits; b1=Re{S}, b2=Im{s}; (500) Repetitive calculation of the initial soft-decision bit value for a third bit based on the initial soft-decision bit value of the first and second bits; (600) Multiplying all calculated initial soft-decision bit values by a gain; bj=2/σ^2|H|bj,|
Abstract translation: 目的：提供用于软判决比特检测的单个解调器，以通过仅使用接收符号的一次简单距离计算和预定硬判决边界值来计算每个比特的软判决值来降低复杂度。 构成：在通过星座图（300）映射关于接收信号的符号的处理的过程中，解调器计算对应于水平轴值的I（相位）通道值和对应于垂直轴值的Q（正交）通道值。 解调器将I信道值和Q信道值确定为第一和第二比特（400）的初始软判决比特值。 解调器基于第一和第二比特（500）的初始软判决比特值，循环地计算第三和更多比特的初始软判决比特值。 解调器将增益乘以由检测流程图（600）计算的所有初始软判决比特值。 （附图标记）（300）对于接收信号计算I（同相）信道值（Re {s}）和Q（正交）信道值（Im {s}）; （400）第一位和第二位的初始软判决位值; b1 = Re {S}，b2 = Im {s}; （500）基于第一和第二比特的初始软判决比特值重复计算第三比特的初始软判定比特值; （600）将所有计算的初始软判决比特值乘以增益; BJ = 2 /σ^ 2 | H | BJ，| <= j的<= log2M
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Patent Agency Ranking
公开(公告)号：KR100358353B1
公开(公告)日：2002-10-25
申请号：KR1019990062388
申请日：1999-12-27
Applicant: 한국전자통신연구원
IPC: H04L12/26
Abstract: 본발명은 8B/10B 코딩방법에있어서수신부에서수신된데이터열의에러를검출할수 있는러닝디스패리티(RD; Running Disparity) 검출장치및 방법에관한것으로, 종래의 5B(bit)/6B(bit) 의디스패리티를구한후 이디스패리티결과와나머지 4 비트데이터의 3B/4B 코딩의디스패리티를더하여 8B/10B 의디스패리티를구하는순차적인디스패리티발생방법으로는기가비트이더넷과같은초고속시스템에적용할수 없었던문제점을해결하고자하는것이다. 본발명은바이트단위클럭을이용하여 10 비트데이터열에서직접 8B/10B 의디스패리티위반데이터열을추출하는방법을제안한다. 즉, 본발명은 10 비트열에서 '1'과 '0'의비트수를계산하여, '1'이많은경우 '포지티브', '0'이많은경우 '네가티브', '1'과 '0'의비트수가동일한경우 '동일'로나누어처리하고, 위반데이터열을추출하는 RD 에러검출방법은이전의 RD 값을계산하고, 계산된 PRE_RD 값과현재의데이터열인 RX_CDGR(n+1)의 6 비트열의 '1'의개수(RD6_ONE)와 4 비트열의 '1'의개수(RD4_ONE)의계산된값을비교하는방법을채택함으로써, 10 비트데이터열에서직접디스패리티위반을추출할수 있으며, 바이트단위의클럭하나만을사용하므로, 기가비트이더넷과같은고속의시스템에도적용이가능하다.
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公开(公告)号：KR1019970019126A
公开(公告)日：1997-04-30
申请号：KR1019950030652
申请日：1995-09-19
Applicant: 한국전자통신연구원
IPC: H03M13/00
Abstract: 본 발명에서는 비터비 복호기의 주요부분의 하나인 ACS부의 설계에 관한 것으로, 특히 순환길쌈 부호화의 중요관점인 구속장 K에 따라 변화하는 SMM(State Metric Memory)의 크기를 어드레싱 기법을 사용하여 최적화하기 위한 비터비(Viterbi) 복호기의 ACS를 위한 메모리 최적 구조에 관한 것이다.
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公开(公告)号：KR1020010064238A
公开(公告)日：2001-07-09
申请号：KR1019990062388
申请日：1999-12-27
Applicant: 한국전자통신연구원
IPC: H04L12/26
CPC classification number: H04L1/0061 , H04L25/4908
Abstract: PURPOSE: A method and a device for detecting an RD(Running Disparity) error are provided to directly calculate the disparity in an 8B/10B parallel data row, and to use only one byte clock in a parallel data row in a function calculating the number of 1(one). CONSTITUTION: A TOT-ONE function(21) receives a pre-data row, to calculate the number of 1(one) and generate a TOT-ONE value. A byte flip-flop(22) receives a pre-data row to generate a present data row. An RD(Running Disparity)-ONE function(23) calculates the number of 1(one) of a 3B/4B bit row and a 5B/6B bit row, to generate an RD4-ONE value and an RD6-ONE value. A PRE-RD function(24) generates a pre-RD value using the TOT-ONE value and the RD4-ONE value. And an RD error checking unit(25) detects whether an RD error exists in a data row.
Abstract translation: 目的：提供一种用于检测RD（运行视差）错误的方法和装置，以直接计算8B / 10B并行数据行的差异，并且在计算数字的函数中仅使用并行数据行中的一个字节时钟 的1（一）。 构成：TOT-ONE功能（21）接收预数据行，计算1（1）的数量并生成TOT-ONE值。 字节触发器（22）接收预数据行以产生当前数据行。 RD（运行视差）-ONE功能（23）计算3B / 4B位行和5B / 6B位行中的1（1）个数，以产生RD4-ONE值和RD6-ONE值。 PRE-RD功能（24）使用TOT-ONE值和RD4-ONE值产生前RD值。 并且RD错误检查单元（25）检测数据行中是否存在RD错误。
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