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公开(公告)号：KR1019960003401B1
公开(公告)日：1996-03-09
申请号：KR1019930019967
申请日：1993-09-27
Applicant: 한국전자통신연구원
IPC: G11C16/06
Abstract: using a memory in which the number of write times is limited as an area in which a real write is executed; using a random access memory as a material structure area for controlling the memory in which the number of write times is limited; assigning a head block of the random access memory, upon request of the memory, to minimize block movement during the write operation; and inserting block return into a rear portion of the random access memory.
Abstract translation: 使用其中写入次数被限制的存储器作为执行实际写入的区域; 使用随机存取存储器作为用于控制写入次数受限的存储器的材料结构区域; 根据存储器的请求分配随机存取存储器的头块，以最小化写入操作期间的块移动; 并将块返回插入随机存取存储器的后部。
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公开(公告)号：KR1019950029968A
公开(公告)日：1995-11-24
申请号：KR1019940007611
申请日：1994-04-12
IPC: G06F15/16
Abstract: 본 발명은 다중처리모듈(노드)이 다수개 연결된 다중 프로세서 시스템에서의 장애처리를 위한 다중 프로세서 시스템에서의 장애처리 시스템에 관한 것으로, 보드의 장애감지 및 장애처리를 수행하는 다수의 유니트유지보수 기능블럭(UM); 상기 다수의 유니트유지보수 기능블럭(UM)에 접속되어 각 노드내의 장애감지 및 장애처리를 수행하는 소정 갯수의 모듈유지보수 기능블럭(MM); 상기 소정 갯수의 모듈 유지보수 기능블럭(MM)에 접속되어 시스템 전체의 장애감지 및 장애처리를 수행하는 소정의 다른 갯수의 시스템 유지보수 기능블럭(SM)을 계층적 관계를 갖도록 구성하여, 장애감지 및 장애처리 기법이 매우 단순해지며 구현이 용이해지고, 또한 시스템유지 보수기능이 이중화되어 있으므로 시스템 유지보수의 신뢰성이 높아지는 장점이 있다.
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公开(公告)号：KR1019940010848B1
公开(公告)日：1994-11-17
申请号：KR1019910006517
申请日：1991-04-23
IPC: H04L12/58
Abstract: The high-speed message switch and method switches the message between communication modules or between communication systems. For the high-speed message switching, the switch initiates a parallel bit switching means and a transmitting/receiving buffer testing means, examines the existence of a message, sends a message switch command to the parallel bit switching means and switches the message. The system is composed of a switching unit (300), a parallel bus (310), a multi-bit moving control line (320), a message arrival notifying line (330), bus access units (340a,340n), transmitting/receiving buffers (350a,350b), input/output circuits (360a,360b), serial input/output lines (370a,370n) and internal parallel buses (380a,380n).
Abstract translation: 高速消息交换和方法在通信模块之间或通信系统之间切换消息。 对于高速消息交换，交换机启动并行比特切换装置和发送/接收缓冲器测试装置，检查消息的存在，向并行比特切换装置发送消息交换命令并切换消息。 系统由切换单元（300），并行总线（310），多位移动控制线（320），消息到达通知线（330），总线访问单元（340a，340n），发送/ 接收缓冲器（350a，350b），输入/输出电路（360a，360b），串行输入/输出线（370a，370n）和内部并行总线（380a，380n）。
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公开(公告)号：KR1019930000732B1
公开(公告)日：1993-01-30
申请号：KR1019890019571
申请日：1989-12-27
Abstract: The dual port RAMs of a level 2 unit are isolated completely so that level 2 protocol is executed when a fault occurs on one of the dual port RAM. The level 2 protocol processing unit comprises a first and a second parallel bus connector (900a,900b) connected to duplicated parallel buses, a first and a second dual port RAM (910a,910b) connected to the first and the second connector respectively, a processor (920) connected to the dual port RAMs, a ROM (930) having an initial program to drive a level 2 unit board, a RAM (940) having a level 2 protocol, a level 2 protocol processing chip (950) for processing level 2 protocol, and a serial connector (960) connected between the level 2 protocol processing chip and level 2 signal link.
Abstract translation: 二级单元的双端口RAM完全隔离，以便在双端口RAM之一发生故障时执行2级协议。 级别2协议处理单元包括连接到复制的并行总线的第一和第二并行总线连接器（900a，900b），分别连接到第一和第二连接器的第一和第二双端口RAM（910a，910b） 处理器（920），连接到双端口RAM的ROM（930），具有驱动二级单元板的初始程序的ROM（930），具有级别2协议的RAM（940），用于处理的级别2协议处理芯片（950） 2级协议和连接在2级协议处理芯片和2级信号链路之间的串行连接器（960）。
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公开(公告)号：KR100204576B1
公开(公告)日：1999-06-15
申请号：KR1019960053211
申请日：1996-11-11
Applicant: 한국전자통신연구원
IPC: G06F12/08
Abstract: 본 발명은 트랜잭션 처리를 위한 메모리 구조와 데이터베이스 시스템의 회복 방법에 관한 것으로, 공통 블록 레지스터 내장 메모리를 사용한 그림자 페이지 회복 구조 및 회복 기법을 도입하므로써 디스크로 백업하는 과정이 필요하지 않아 페이지 테이블을 관리할 필요가 없고, 블록 단위로 백업 및 복구를 수행하여 작은 단위의 잠금도 가능하며, 트랜잭션 수행시 가장 큰 부담이었던 복사 시간이 거의 무시할 수 있을 정도로 줄어들어 트랜잭션에 수행시 가장 큰 부담이었던 복사 시간이 거의 무시할 수 있을 정도로 줄어들어 트랜잭션에 필요한 모든 부담을 제거할 수 있으므로 고속의 트랜잭션 처리 및 회복을 수행할 수 있는 공통 블록 레지스터 내장 메모리의 구조와 이를 이용한 그림자 페이지 회복 구조 및 회복 기법이 제시된다.
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公开(公告)号：KR1019990025511A
公开(公告)日：1999-04-06
申请号：KR1019970047176
申请日：1997-09-12
Applicant: 한국전자통신연구원
Abstract: 본 발명은 기존 랜(LAN)을 비동기 전송모드(ATM)에 접속시켜 주기 위한 프록시(Proxy) 랜 에뮬레이션 클라이언트의 주소 해석 방법에 관한 것이다.
기존의 랜(LAN) 응용 소프트웨어들을 비동기 전송모드 망에서 서비스 해주기 위하여 랜 에뮬레이션 서비스가 등장하였다. 1994년 ATM 포럼(Forum)에 의해서 제안된 LAN 에뮬레이션은 ATM 망을 근간으로 하는 기존 LAN 간, 혹은 LAN 과 ATM 간 연동을 제공하는 미듐 액세스 제어(Medium Access Control; MAC) 계층 서비스이다. 이러한 LAN 에뮬레이션 서비스는 클라이언트 서버 구조로 이루어지는데 서비스를 요청하는 클라이언트 엔터티와 서비스를 제공하는 엔터티로 구성된다. 그런데 LAN 에뮬레이션 클라이언트는 ATM 종단 시스템에 구현될 수 있으며, 종단 시스템에서는 클라이언트간 데이터 통신을 위해 주소 해석 기능이 필요하다.
따라서, 본 발명은 기존의 LAN 응용 소프트웨어들을 ATM 망에서 서비스해 주기 위하여 LAN 에뮬레이션 기능을 수행함에 있어 LAN 에뮬레이션 클라이언트가 프록시(Proxy)로서 동작하는 경우의 주소 해석 방법에 관한 것으로, 브릿지 LAN 에뮬레이션 클라이언트가 프록시 클라이언트로 동작하는 경우에 브리지의 학습 기능(learning) 수행에 필요한 스테이션 캐시(station cache)를 이용하므로 효율적인 주소 해석 기능을 수행하게 하는 방법이 제시된다.
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